「adders」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The edge is detected four times by a shift register 304 at three detection timings, and the number of detection times of the edge in each detection timing is added by adders 305-307.例文帳に追加

シフトレジスタ３０４は、３つの検出タイミングでエッジを４回検出し、加算器３０５〜３０７は、各検出タイミングにおけるエッジの検出回数を加算する。 - 特許庁

The N symbol adders 106a and 106b change latching timing, latch an addition result on the basis of a chip constituting one symbol, and obtain the correlative value (0) of one symbol at a time (0).例文帳に追加

Ｎシンボル加算器１０６ａ、１０６ｂは、ラッチタイミングを変更し、１シンボルを構成するチップ毎に加算結果をラッチし、時間（０）での１シンボルの相関値（０）を得る。 - 特許庁

In the case of 4-system × 1 mode, since 1st selectors 10a, 10b select output signals of adders 9a, 9b, received signals by all 4 systems are composited.例文帳に追加

４系×１モードの場合、第一のセレクタ１０ａ、１０ｂにより加算器９ａ、９ｂの出力信号が選択されるので、４系統全ての受信信号を合成を行い。 - 特許庁

Accordingly, output timing from the buffers 27, 28 and 29 becomes coincident with add/arithmetic timing of adders 30 and 31, and input timing to the buffer 32.例文帳に追加

これにより、上記バッファ２７、２８、２９からの出力タイミングと、上記アダー３０、３１の加算／演算タイミングと、上記バッファ３２への入力タイミングとが一致される。 - 特許庁

Based on the count of horizontal sync signal from a 4 bit counter 122, the selector 123 adds the absolute differentiation values of 16 lines through the adders 124-0 to 124-15.例文帳に追加

セレクタ123は、４bitカウンタ122がカウントする水平同期信号のカウント値に基づいて、16本のラインの微分値の絶対値をそれぞれ加算器124-0乃至124-15により加算させる。 - 特許庁

Also, a 2-carrier reception circuit 110 and 1-carrier reception circuits 120 and 130 detect the pilot signals of 4 carriers and adders 140-142 add and combine the signals.例文帳に追加

また、２キャリア受信回路１１０及び１キャリア受信回路１２０，１３０が４キャリアのパイロット信号を検波し、加算器１４０〜１４２がこれらの信号を加算合成する。 - 特許庁

Adders 12-0 to 12-j-1 sum the CDS respectively to obtain DSV, and a |DSV| comparator 14 detects the minimum DSV.例文帳に追加

そして、加算器１２−０〜１２−ｊ−１において、ＣＤＳをそれぞれ積算してＤＳＶを求め、｜ＤＳＶ｜比較器１４においてＤＳＶが最小のものを検出する。 - 特許庁

Outputs of the adders 27, 29 are amplified by amplifiers 31, 33 and reproduced by speakers 32, 34 arranged to the left and right in front of a listener 35 to obtain rear localization.例文帳に追加

加算器２７，２９の出力は増幅器３１，３３で増幅して聴取者３５の前方に左右に配列したスピーカ３２，３４で再生して後方定位を得る。 - 特許庁

A master section MA and a slave section SL respectively generate musical sound waveform signals based on accumulated values (phase information) by adders 12 and 22 and storage elements 13 and 23.例文帳に追加

マスター部ＭＡ及びスレーブ部ＳＬは、加算器１２，２２及び記憶素子１３，２３による累算値（位相情報）に基づいて、楽音波形信号をそれぞれ発生する。 - 特許庁

Adders 113 and 114 take the difference between the first base band signal and the second base band signal, and the difference between the third base band signal and the fourth base band signal, respectively.例文帳に追加

加算器１１３および１１４は、それぞれ、第１ベースバンド信号と第２ベースバンド信号との差分、および、第３ベースバンド信号と第４ベースバンド信号との差分をとる。 - 特許庁

Adders 43-1 through 43-k determine the difference between the divided signal and an estimated value formed in successive adaptive filters 44-1 through 44-k, and output the difference.例文帳に追加

加算器４３−１〜４３−ｋは分割された信号と逐次適応フィルタ４４−１〜４４−ｋで作られる推定値との差を求め、その差を出力する。 - 特許庁

Moreover, in a redundant remainder multiplication loop, parallel arithmetic operations can be performed by a circuit in which RAM 1-7, registers 8-20, multipliers 21-23, and adders 24-26 are combined.例文帳に追加

さらに、冗長剰余乗算ループはＲＡＭ１〜７、レジスタ８〜２０、乗算器２１〜２３、加算器２４〜２６を組み合わせた回路により並列演算が可能になる。 - 特許庁

A first and second adders 103, 104 add a first and second pilot signals to a first and second constant-envelope signals generated from input signals.例文帳に追加

第１加算部１０３および第２加算部１０４は、入力信号から生成される第１および第２定包絡線信号に第１および第２パイロット信号を加算する。 - 特許庁

As a result, in comparison with a conventional adder, which requires code expansion to the input data, the number of first adders is reduced and the configuration thereof can be simplified as well.例文帳に追加

その結果、入力データに対する符号拡張を必要とする従来の加算器に比して、第１の加算器の数を少なくし、その構成も簡単にできる。 - 特許庁

When the regeneration voltage becomes excess, an in-phase current Idc passed through a regeneration control gain 810 is supplied to the adders/subtractors 805U, 805V and 805W.例文帳に追加

そして回生電圧が過剰になったときに、回生制御ゲイン８１０を通じた同相電流Idcが加減算器８０５Ｕ、８０５Ｖ、８０５Ｗに供給される。 - 特許庁

When a transmission power calculated by a power calculating part 110 is out of a distortion compensation range, the outputs of adders 115 and 116 are not inputted.例文帳に追加

電力計算部１１０で計算された送信電力値が歪補償範囲外であれば、加算器１１５，１１６の出力の取り込みを行なわないようにする。 - 特許庁

The adders 15, 16 subtract the data of the same phase stored in the memories 13, 14 from the inputted present data to output data from which the noise component is eliminated.例文帳に追加

加算器１５、１６は入力した現データから、メモリ１３、１４に格納された同位相のデータを減じることで、ノイズ成分を除去したデータを出力する。 - 特許庁

The DBI signal generating device comprises full adders 10-30 for receiving data at data input ends D1 and D2 and a carry input end CI, calculating them, and outputting the sum and carry, and a DBI determination section 40 for determining the logical value of the data based on the sum and carry transmitted from the full adders 10-30, and generating a DBI signal.例文帳に追加

データ入力端Ｄ１，Ｄ２とキャリー入力端ＣＩにデータが各々入力されて、これを演算して合計とキャリーを出力する全加算器１０〜３０と、前記全加算器１０〜３０から伝えられる合計とキャリーから前記データの論理値を判別してＤＢＩ信号を生成するＤＢＩ判別部４０とを含む。 - 特許庁

The unit 60 is provided for each of a plurality of sound sources, and has a sound image localizing unit 61, a high-pass filter (HPF) 62, a low-pass filter (LPF) 63, sound image expanding units 64, 65, and adders 66, 67.例文帳に追加

音像処理部６０は、複数の音源毎に設けられ、音像定位部６１、ハイパスフィルタ（ＨＰＦ）６２、ローパスフィルタ（ＬＰＦ）６３、音像拡張部６４，６５、加算器６６，６７を有する。 - 特許庁

The number of stage concerned valid paths adders 2-1 to 20-n take the total amount of the number of valid paths in each different diffusion ratio about all users to be housed in the interference rejection circuit of the stage.例文帳に追加

当該段有効パス数加算器２０−１〜２０−ｎは、当該段の干渉除去回路に収容する全ユーザについて拡散比別に有効パス数の総和をとる。 - 特許庁

The finite impulse response filter 100 is provided with: a prescribed number of delay elements D0 to DN-1; a prescribed number of multipliers c(0) to c(N-1); and a prescribed number of adders K0 to KN-1, and the interconnection of them is revisably wired.例文帳に追加

遅延素子Ｄ０〜ＤＮ−１と、乗算器ｃ（０）〜ｃ（Ｎ−１）と、加算器Ｋ０〜ＫＮ−１とを所定数備え、これらの接続は変更可能に配線される。 - 特許庁

The adders 15, 16 respectively add the dead-band compensation amounts Δq, Δd of the q-axis and d-axis to the voltage commands Vqref, Vdref of the q-axis and d-axis in order to compensate for the voltage commands Vqref, Vdref.例文帳に追加

加算器１５，１６はｑ軸，ｄ軸の電圧指令Ｖqref，Ｖdrefにそれぞれｑ軸，ｄ軸のデッドバンド補正量Δｑ，Δｄを加算し、電圧指令Ｖqref，Ｖdrefを補正する。 - 特許庁

To provide a discrete Fourier transform device and a discrete Fourier transform method, for preventing an increase in the number of adders and multipliers when the type of points of discrete Fourier transform is increased.例文帳に追加

離散フーリエ変換のポイント数の種類の増加に伴い加算器および乗算器の個数の増加を防止可能な離散フーリエ変換装置および離散フーリエ変換方法を提供する。 - 特許庁

Detail adders 30, 50 execute processing for interpolating the extracted contrast component of the local area which may be lost by filtering processing of a deblocking processing circuit 40.例文帳に追加

そして、ディテール加算回路３０，５０は、デブロッキング処理回路４０のフィルタリング処理によって失われるであろう、抽出された極所領域のコントラスト成分を補間する処理を実行する。 - 特許庁

The PID computing means 23a, 23b, and 23c perform PID computation on the signals of the frequency components of 6f, and output slot ripple suppression signals to adders 21a, 21b, and 21c.例文帳に追加

ＰＩＤ演算手段２３ａ，２３ｂ，２３ｃは、この６ｆの周波数成分の信号に対してＰＩＤ演算を施し、スロットリップル抑制信号を加算器２１ａ，２１ｂ，２１ｃに出力する。 - 特許庁

Inside a loop circuit composed of delay circuits 12, 13, 15 and 16, terminating filters 11 and 14, adders 17 and 19 and a bridge filter 22, waveform signals for simulating the vibration of a string are propagated.例文帳に追加

遅延回路１２，１３，１５，１６、終端フィルタ１１，１４、加算器１７，１９およびブリッジフィルタ２２から成るループ回路内においては、弦の振動をシミュレートする波形信号が伝搬される。 - 特許庁

The multipliers 27, 35, 41, 49 and 55 multiply respective addition outputs from respective adders 26, 33, 40, 47 and 54 by a multiplication coefficient supplied from a coefficient counter 22.例文帳に追加

各乗算器２７、３５、４１、４９、５５は、各加算器２６、３３、４０、４７、５４からの各加算出力に、係数カウンタ２２から供給される乗算係数をそれぞれ掛け算する。 - 特許庁

In controlling the temperature by a control temperature operation part 221 of the reaction chamber 204, correction is controlled so that adders 225 and 226 add a temperature obtained by adding the correction temperature to the differential temperature.例文帳に追加

そして、反応室２０４の制御温度演算部２２１による温度制御時に、加算器２２５、２２６により差温度に補正温度を加えた温度を加算するよう修正制御する。 - 特許庁

Two signal series are generated by converting photoelectric currents obtained by photodetectors into voltage signals with current-voltage converters 7a to 7d and by adding the voltage signals with adders 8a, 8b.例文帳に追加

フォトディテクタ２によって得られた光電流を電流電圧変換器７ａ〜ｄで電圧信号に変換し、加算器８ａ、ｂで電圧信号を加算して２つの信号系列を生成する。 - 特許庁

Here, memories 38 and 42 are stored with entropy-encoded correction data, which are expanded by expanding circuits 36 and 40 and then supplied to the multipliers 22 and adders 28 respectively.例文帳に追加

ここで、メモリ３８，４２には、エントロピー符号化された補正データが記憶されており、それぞれ伸長回路３６，４０で伸長されてから乗算器２２，加算器２８に供給される。 - 特許庁

To provide a digitally matched filter applicable to a small-sized receiver by suppressing the circuit scale for multipliers and adders or the like having been increased in proportion to a spread rate in a conventional technology.例文帳に追加

従来技術では拡散率に比例して増加していた乗算器、加算器等の回路規模を抑制し、小型受信装置に適用可能なデジタルマッチドフィルタを提供する。 - 特許庁

A maximum value detector 131 detects four maximum values of the adders 124-0 to 124-15 sequentially from the larger one, and a decision section 132 makes a decision whether a block boundary exists or not based on the period of the four maximum values.例文帳に追加

最大値検出部131は、各加算器124-0乃至124-15のうち、大きい方から順番に４個の最大値を検出し、判定部132は４個の最大値の周期に基づいてブロック境界の有無を判定する。 - 特許庁

Thus, occurrence of overflow can be prevented in advance in the case of applying addition processing of the digital adders ADDL, ADDR, ADDSL, ADDSR to digital audio signals through other digital attenuators DATL2, DATR2, DATSL2, DATSR2, DATC2, DATL4, DATR4, DATSL4, DATSR4 or the like.例文帳に追加

これにより、他のデジタルアッテネータDATL2，DATR2，DATSL2，DATSR2，DATC2，DATL4，DATR4，DATSL4，DATSR4などを介して供給されるデジタルオーディオ信号を各デジタル加算器ADDL，ADDR，ADDSL，ADDSRが加算処理する際にオーバーフローの生じるのを未然に防止する。 - 特許庁

Since number of adders to classify the result of subtraction outputted from the subtractor 13 into a plurality of the angle regions can be decreased, the circuit scale of the demodulator can be reduced.例文帳に追加

したがって、減算器１３から出力された減算結果を複数の角度領域に分類するための加算器を削減することができ、復調装置の回路規模を削減することが可能となる。 - 特許庁

Signals of R, G, B are subjected to γ-correction through look-up tables 20 and multiplied by multiplication correction values through multipliers, adders 28 adds offset correction values, and resulting signals are supplied to a display panel 10.例文帳に追加

ＲＧＢ信号は、ルックアップテーブル２０においてγ補正を受けた後、乗算器で乗算補正値が乗算され、加算器２８でオフセット補正値が加算されて表示パネル１０に供給される。 - 特許庁

Corresponding adders 8-n, 8-n+1 sum outputs of the multipliers and thereafter the sum is outputted from speaker units 1-n, 1-n+1 via an amplifier 9-n, 9-n+1.例文帳に追加

各乗算器の出力は対応する加算器８−ｎ，８−ｎ＋１で加算された後、アンプ９−ｎ，９−ｎ＋１を介して各スピーカーユニット１−ｎ，１−ｎ＋１から出力される。 - 特許庁

The third storage area (871) includes a first and second field for saving output of the first and second adders (850 and 851), respectively, as first and second data elements of a third packed data.例文帳に追加

第３の記憶領域（８７１）は、第１および第２の加算器（８５０、８５１）の出力を、第３のパック・データの第１および第２のデータ要素としてそれぞれ保存する第１および第２のフィールドを含む。 - 特許庁

Adders 7a, 7b sum the code coincidence output in this selection and the metric outputted dividedly from selection circuits 6a-6c in the case of the dissident code to calculate the branch metric.例文帳に追加

この選択における符号が一致した出力と、符号不一致の場合の選択回路６ａ〜６ｃから分割して出力されるメトリックとを加算器７ａ，７ｂで加算してブランチメトリックを算出する。 - 特許庁

When the number of digits of logistic mapping is 6, operations of "Xt*notXt+Xt" resulting from developing a recurrence formula of logistic mapping are executed using an array type multiplier including 6 stages and 5 columns of adders.例文帳に追加

ロジステック写像の桁数が６桁である場合に、６段、５列の加算器を備える配列型乗算器を用いてロジステック写像の漸化式を展開した「Ｘt＊notＸt＋Ｘt」の演算を実行する。 - 特許庁

The interference waves supplied from mixers 5-1 to 5-3 to the adders 7-1 and 7-3 are eliminated by an addition because they are subjected to phase shift to be a negative phase to the original interference waves.例文帳に追加

混合器５−１〜５−３から加算器７−１〜７−３に供給された妨害波は、元の妨害波とは逆相になるよう移相されているので、これらの妨害波は加算により除去される。 - 特許庁

Adders 108 and 109 add edge signals Yh, Yu, and Yd that a horizontal band-pass filter 102, a vertical band-pass filter 103, and an oblique band-pass filter 104 output to generate an edge signal Ymix.例文帳に追加

加算器１０８、１０９は、水平バンドパスフィルタ１０２、垂直バンドパスフィルタ１０３、斜めバンドパスフィルタ１０４の出力するエッジ信号Ｙｈ、Ｙｖ、Ｙｄを加算してエッジ信号Ｙｍｉｘを生成する。 - 特許庁

The SPDIF signal from an SPDIF-transmitting circuit 270 is in-phase transmitted by adders 571 and 572, received by an adder 460 and supplied to an SPDIF-receiving circuit 170.例文帳に追加

ＳＰＤＩＦ送信回路２７０からのＳＰＤＩＦ信号は、加算器５７１および５７２によって同相伝送され、加算器４６０によって受信されてＳＰＤＩＦ受信回路１７０に供給される。 - 特許庁

Moreover, the device performs connection change of input-output terminals of the adders and the selecting of a substitutive value and a substitutive equation by providing a counter deciding whether which stage of what period is being executed and a counter for every 20 periods.例文帳に追加

さらに、何周期目のどのステージを実行中かを判定するカウンタと、２０周期毎のカウンタを設けて加算器の入出力端子の接続変更、代入値、代入式の選択を行う。 - 特許庁

The 2-bit counter 130 generates a 2-bit numeral value with a predetermined number of clocks, outputs each bit to the adders 120a-2, 120a-3 respectively, and also outputs the 2-bit count value to a memory 140.例文帳に追加

２ビットカウンタ１３０は、所定のクロック数で２ビットの数値を生成し、各ビットをそれぞれ加算部１２０ａ−２，３へ出力するとともに、２ビットのカウンタ値を記憶部１４０へ出力する。 - 特許庁

Since a code spreading ratio of several hundreds is usual, the same number of multipliers as this or nearly the same number of adders as them can be reduced by one bit each, thereby the whole circuit is miniaturized.例文帳に追加

符号拡散率は数１００のものが普通であるので、これに等しい個数の乗算器やそれとほぼ等しい個数の加算器が１ビットずつ小さい構成でよくなり、全体の小型化がはかれる。 - 特許庁