「bit cells」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The same data are accumulated in two adjoining memory cells commonly connected to a local bit line.例文帳に追加

ローカルビット線に共通接続された隣接する２つのメモリセルには、同一のデータが蓄積される。 - 特許庁

A plurality of memory cells, word lines and bit lines are formed on a surface of a semiconductor substrate.例文帳に追加

半導体基板の表面上に複数のメモリセル、ワード線、及びビット線が形成されている。 - 特許庁

Each of a plurality of multi-bit memory cells can be programmed to represent three or more states.例文帳に追加

各複数のマルチビットメモリセルは、３つ以上の状態のそれぞれにプログラムすることが可能である。 - 特許庁

MRAM cells MC2 are formed at each intersection point sandwiched between the word wires and the bit wires.例文帳に追加

そして、ワード線およびビット線で挟まれる各交点にＭＲＡＭセルＭＣ２が形成されている。 - 特許庁

First characterization cells are coupled between the first bit lines and a first reference supply line.例文帳に追加

第一特性付けセルが第一ビット線と第一基準供給線との間に結合している。 - 特許庁

The dual port SRAM cells 9 include at least first ports connected to the bit lines.例文帳に追加

また、デュアルポートＳＲＡＭセル９は、少なくともビット線に接続される第１ポートを含む。 - 特許庁

To reduce the size of a memory cell of a twin-cell mode DRAM for storing one-bit data in two memory cells.例文帳に追加

1ビットのデータを２メモリセルで記憶するツインセルモードＤＲＡＭのメモリセルのサイズを低減する。 - 特許庁

To make evaluation possible for each bit cell unit in a semiconductor memory device having differential cells.例文帳に追加

差動型セルを有する半導体記憶装置において、各ビットセル単体での評価を可能にする。 - 特許庁

A memory device includes an array of dielectric charge trapping structure memory cells including word lines and bit lines.例文帳に追加

メモリデバイスは、ワードライン及びビットラインを含む誘電体電荷トラップ構造メモリセルのアレイを含む。 - 特許庁

An array 10 includes bit lines 12 coupled to corresponding columns of cells in the array and word lines 18.例文帳に追加

アレイ10は、アレイ中のセルの対応する列に結合されたビット・ライン12と、ワード・ライン18を含む。 - 特許庁

To provide a reading method for a memory system having memory cells for storing multi-bit data respectively.例文帳に追加

マルチ−ビットデータを各々格納するメモリセルを有するメモリシステムの読み出し方法を提供する。 - 特許庁

To shorten the time of continuous access to multiple memory cells connected to different bit lines.例文帳に追加

異なるビット線に接続された複数のメモリセルを連続してアクセス場合のアクセスタイムを削減する。 - 特許庁

The dummy cells 15D are disposed corresponding to the points of intersection between the bit lines 17 and the dummy word lines 18D.例文帳に追加

ダミーセル１５Ｄはビット線１７とダミーワード線１８Ｄとの交点に対応して設けられる。 - 特許庁

The DRAM circuit has a number of memory cells that do not require sequential access, and at least part of the memory cells has two or more memory cells for a single bit line contact.例文帳に追加

ＤＲＡＭ回路はシーケンシャルアクセスを必要としない複数個のメモリセルを有し、該複数個のメモリセルの少なくとも一部は、単一のビット線コンタクトに対して二つ以上のメモリセルを有している。 - 特許庁

Each of the renaming registers has cells C0, C1 for holding respectively one bit of data, and selectors S0, S1 provided in the cells C0, C1, respectively.例文帳に追加

各リネーミングレジスタは、それぞれ１ビットのデータを保持するセルＣ０，Ｃ１と、セルＣ０，Ｃ１ごとに設けられたセレクタＳ０，Ｓ１とを有する。 - 特許庁

Although many memory cells exist along the same bit line 207, during programming period only selected memory cells are affected by the external disturbances due to the tub bias.例文帳に追加

同じビット線２０７に沿って多くのメモリセルがあるが、プログラミング期間中では、選択されたメモリセルだけがタブ・バイアスによる外乱を受ける。 - 特許庁

Multiple sense amplifiers S/A1 are provided in a manner corresponding to the bit lines, respectively, and detect the data stored in the memory cells through a bit line selected from the bit lines.例文帳に追加

複数のセンスアンプＳ／Ａ１は、それぞれ複数のビット線に対応して設けられており、該複数のビット線から選択されたビット線を介してメモリセルに格納されたデータを検出する。 - 特許庁

This device is provided with bit lines BL0, BL1, memory cells MC1 connected to each of the bit lines BL0, BL1, and a data read-out circuit 2 connected to the bit lines BL0, BL1.例文帳に追加

ビット線ＢＬ０、ＢＬ１と、これらビット線ＢＬ０、ＢＬ１それぞれに接続されたメモリセルＭＣ１と、ビット線ＢＬ０、ＢＬ１に接続されたデータ読み出し回路２とを具備する。 - 特許庁

Analog signals AS11, AS12 being their outputs are inputted respectively to n-output bit cells which are divided into halves and the signals are subjected to sample-and-hold at insides of the bit cells to be outputted via buffers.例文帳に追加

その出力であるアナログ信号ＡＳ１１、ＡＳ１２は、１／２に分割されたｎ出力ビットセル４に各々入力され、ビットセル内部でサンプルホールドして、出力バッファを介して出力される。 - 特許庁

The area of cells constituting the first SRAM block 11 is set at 2.4 μm^2 per bit, and the area of cells constituting the second SRAM block 12 is set at 3.5 μm^2 per bit.例文帳に追加

第１のＳＲＡＭブロック１１を構成する１ビット当たりのセルの面積を２．４μｍ^２ とし、第２のＳＲＡＭブロック１２を構成する１ビット当たりのセルの面積を共に３．５μｍ^２ としている。 - 特許庁

The area of cells forming the first SRAM block 11 is set at 2.4 μm^2 per bit, and the area of cells forming the second SRAM block 12 is set at 3.5 μm^2 per bit.例文帳に追加

第１のＳＲＡＭブロック１１を構成する１ビット当たりのセルの面積を２．４μｍ^2 とし、第２のＳＲＡＭブロック１２を構成する１ビット当たりのセルの面積を共に３．５μｍ^2 としている。 - 特許庁

In one embodiment, a memory device includes an array of storage cells, a plurality of words lines where each word line corresponds to a row in the array of storage cells, and a plurality of bit lines where each bit line corresponds to a column in the array of storage cells.例文帳に追加

一実施形態において、メモリ素子は、記憶セルの配列と、各々が前記記憶セルの配列における行に対応する複数のワードラインと、各々が前記記憶セルの配列における列に対応する複数のビットラインとを具備する。 - 特許庁

The CX (1) bit is calculated on the assumption that a line carry-out bit from the second line consisting of the adder cells preceding the first line is 1 and the CX (0) bit is calculated on the assumption that the line carry-out bit from the second line is zero.例文帳に追加

Ｃ_X（１）ビットは、第一行に先行する加算器セルからなる第二行からの行キャリィアウトビットが１であると仮定して計算され、且つＣ_X（０）ビットは、第二行からの行キャリィアウトビットが０であると仮定して計算される。 - 特許庁

The first and the second dummy memory cells DMC1, DMC2 are connected to a dummy bit line XDBL.例文帳に追加

第１および第２ダミーメモリセルＤＭＣ１、ＤＭＣ２は、ダミービット線ＸＤＢＬに接続されている。 - 特許庁

Redundancy data showing the inversion are stored in the memory cells 1 (j,m) connected to a bit line BL(m).例文帳に追加

反転を示す冗長データがビット線ＢＬ（ｍ）に接続されたメモリセル１（ｊ、ｍ）に格納される。 - 特許庁

Then, the sense amplifier continuously outputs data of the plurality of memory cells connected to the first bit line.例文帳に追加

そして、センスアンプは、第１のビット線に接続された複数のメモリセルのデータを連続的に出力する。 - 特許庁

The memory cell array 1 has memory cells connected to the word lines and bit lines and arranged in matrix.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

A 6-bit current output type digital/analog converter is provided with sixty-three current source cells C01 to C63.例文帳に追加

６ビット電流出力型デジタル・アナログ変換器は、６３個の電流源セルＣ01〜Ｃ63を備えている。 - 特許庁

In the memory cell array, a plurality of memory cells connected to word lines and bit lines are arranged in matrix.例文帳に追加

メモリセルアレイは、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

An entry (ERY) including multiple bits of unit cells (UC) each storing data bit is coupled to a match line (ML).例文帳に追加

データビットを格納するユニットセル（ＵＣ）を複数ビット含むエントリ（ＥＲＹ）が、マッチ線（ＭＬ）に結合される。 - 特許庁

To prevent a malfunction of a semiconductor memory by reducing a coupling noise between bit lines connected to memory cells.例文帳に追加

メモリセルに接続されたビット線間のカップリングノイズを低減し、半導体メモリの誤動作を防止する。 - 特許庁

This resistance change memory device includes: memory cells MC; bit lines BL; plate lines PL; a P well 100P; and a drive circuit.例文帳に追加

メモリセルＭＣと、ビット線ＢＬおよびプレート線ＰＬと、Ｐウェル１００Ｐと、駆動回路とを有する。 - 特許庁

The memory cells are arrayed between the pair of the data lines so as to share the bit lines.例文帳に追加

前記メモリセルは前記ビットラインを共有するように前記一対のデータラインの間に配列されている。 - 特許庁

In the same way, Second characterization cells are coupled between the first bit lines and a first reference supply line.例文帳に追加

同様に、第二特性付けセルが第一ビット線と第一基準供給線との間に結合している。 - 特許庁

Cells 200 to 207 generated by putting bit map data one over another are combined to generate a timing chart.例文帳に追加

ビットマップデータを重ね合わせて作成したセル２００〜２０７を合成させ、タイミングチャートを作成する。 - 特許庁

The storage capacity of the storage device can be doubled since it has two-transistor 2-bit unit cells.例文帳に追加

また、２トランジスター２ビット単位セルを有することができるために記憶容量が２倍に増加できる。 - 特許庁

The memory cell array includes a plurality of memory cells respectively sharing a plurality of word lines and a plurality of bit lines.例文帳に追加

メモリセルアレイは、複数のワードラインと、複数のビットラインをそれぞれ共有する複数のメモリセルを含む。 - 特許庁

Two cells 17 connected to the same bit line pair BL/XBL are simultaneously selected.例文帳に追加

そこで、同一のビット線対ＢＬ／ＸＢＬに接続される２つずつの１７が同時に選択される。 - 特許庁

Further, write bit lines WBLn are also arranged for writing the data into the memory cells 1.例文帳に追加

さらに、メモリセル１へのデータ書き込みを行うため書き込みビット線ＷＢＬｎも配列されている。 - 特許庁

The memory blocks 2 have a plurality of memory cells 31 connected to the bit line pairs DLT and DLB.例文帳に追加

メモリブロック２は、ビット線対ＤＬＴ、ＤＬＢに接続された複数のメモリセル３１を備えている。 - 特許庁

Memory cells for test between bit lines 6 and 7 have the same structure as the memory cell 3 for test.例文帳に追加

ビット線６，７間のテスト用のメモリセルは全てテスト用のメモリセル３と同様の構造となっている。 - 特許庁

A memory cell array 1 includes a plurality of memory cells arranged in rows and columns and a plurality of word lines and a plurality of bit lines connected to the memory cells.例文帳に追加

メモリセルアレイ１は、複数のメモリセルが行及び列に配置され、前記メモリセルに接続される複数のワード線及び複数のビット線を有する。 - 特許庁

Memory cells, which store data are provided, and a bit line pattern 13A provided with projections and connected to the memory cells is formed.例文帳に追加

情報を記憶する複数のメモリセルが形成され、配線層にはメモリセルに接続され凹凸形状を有するビット線パターン１３Ａが形成されている。 - 特許庁

A memory 1 having a plurality of columns of a memory cells 2 is especially provided, and each column of the memory cells is connected to a bit line 4 or a data line.例文帳に追加

特に、メモリセル２からなる複数個の列を有するメモリ１が提供され、メモリセルの各列はビット線４又はデータ線へ結合されている。 - 特許庁

The arrangement orders of the bit line contacts 21, the gates 22 and the source line contacts 23 of the memory cells 4 to be read out and the corresponding dummy cells 3 are conformed.例文帳に追加

読み出し対象のメモリセル４と対応するダミーセル３のビット線コンタクト２１、ゲート２２およびソース線コンタクト２３の配置順序を揃える。 - 特許庁