「bit cells」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

Two complementary read bit lines for reading out data from respective memory cells MC_1-MCN are arranged on the opposite sides in the arranging direction of the memory cells MC_1-MCN.例文帳に追加

メモリセルＭＣ_1 〜ＭＣ_N の配置方向の両側には、各メモリセルＭＣ_1 〜ＭＣ_N からデータを読み出すための相補的な２本の読み出しビット線が平行に配置されている。 - 特許庁

This device has many memory cells (Z0, Z1, etc.), and these memory cells are provided respectively in a memory cell field between a word line(WL) and bit lines (BL, BL0, BL1, etc.).例文帳に追加

多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられている。 - 特許庁

To provide an improved memory element in which appropriate read-out can be performed in single bit and dual bit structure memory cells and which is operated with reduced power source voltage.例文帳に追加

単一ビットおよびデュアルビット構造メモリセルの適切な読出しを可能にし、かつ減じられた電源電圧で動作する改良されたメモリ素子を提供する。 - 特許庁

The orthogonal memory comprises dual port memory cells (MCS), and changes the data (DTV) transferred in a bit-parallel and word-serial mode to the word-parallel and bit-serial data (DTH).例文帳に追加

この直交メモリは、２ポートメモリセル（ＭＣＳ）を含で構成され、ビットパラレルかつワードシリアルに転送されたデータ（ＤＴＶ）をワードパラレルかつビットシリアなデータ（ＤＴＨ）に変化する。 - 特許庁

An isolation control signal ϕt is input into the gate of an isolation transistor to separate a bit line connected to memory cells and a sense amplifier section bit line connected to a sense amplifier.例文帳に追加

分離トランジスタにはゲートに分離制御信号φｔが入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する。 - 特許庁

To provide an integrated circuit memory array in which an operation mode of a single memory cell for each one bit or an operation mode of memory cells of two pieces or more for each one bit is easily switched.例文帳に追加

１ビットごとにシングルメモリセルの動作モードと１ビットごとに２個以上のメモリセルの動作モードとの切替えを容易に行う集積回路メモリアレイを提供する。 - 特許庁

Each operation module 9 is constituted of shifting n1 parallel computing elements each of which is formed by n1 one-bit operation cells in each bit.例文帳に追加

このｙ個の演算モジュールの各々は、ｎ１個の１ビット演算セルにてそれぞれ形成されるｎ１段の並列演算器を１ビットずつシフトさせて配置して構成され。 - 特許庁

Bit lines 61a, the inverse of bit lines 61b and VDD interconnections 33 (power supply lines) of the memory cells(MCs) 210 are extended in the Y-direction, and VSS interconnections 55 (ground lines) are extended in the X-direction.例文帳に追加

メモリセル（ＭＣ）２１０のビット線６１ａ、／ビット線６１ｂ、Ｖ_DD配線３３（電源線）がＹ方向に延びており、Ｖ_SS配線５５（接地線）がＸ方向に延びている。 - 特許庁

In eight memory cells 41_i, 1, to 41_i, 8, of rows selected by a word line 44_i, eight-bit data is read/written via a bit line 45_j.例文帳に追加

また、ワード線４４_iによって選択されている行の８個のメモリセル４１_i,1乃至メモリセル４１_i,8に対して、８ビットのデータが、ビット線４５_jを介して読み書きされる。 - 特許庁

A global bit line 30 is connected to one of the pairs of memory nodes of the plurality of memory cells 12 in the subarrays 11, and local bit lines 20 are connected to the other of the pairs of memory nodes of the plurality of memory cells 12 in the subarrays 11.例文帳に追加

サブアレイ１１内の複数のメモリセル１２の一対の記憶ノードの一方にはグローバルビット線３０が接続され、サブアレイ１１内の複数のメモリセル１２の一対の記憶ノードの他方にはローカルビット線２０が接続されている。 - 特許庁

The semiconductor memory 100 includes a plurality of memory cells 11 arranged in a matrix form, and each of a plurality of the memory cells 11 is connected to a first word line 21, a second word line 22, a first bit line 23 and a second bit line 24.例文帳に追加

半導体記憶装置１００は、マトリックス状に配置された複数のメモリセル１１を有し、この複数のメモリセル１１の各々は、第１ワード線２１、第２ワード線２２、第１ビット線２３、及び第２ビット線２４に接続される。 - 特許庁

When the second bit of the double-bit core cell is read, not only a source terminal and a drain terminal of a core cell are swapped, but also the source and drain terminals of corresponding double-bit reference cells are swapped.例文帳に追加

本発明のシステムは、２ビット型コアセルの第２のビットを読み出す際に、コアセルのソース端子とドレイン端子を入れ替えるだけではなく、対応した２ビット型リファレンスセルのソース端子とドレイン端子を入れ替える。 - 特許庁

This device includes a plurality of memory cells connected to bit lines and a sense amplifier which includes an initial charge circuit performing the initial charging of bit lines, detects a current value flowing in the bit line and determines read data from each memory cell.例文帳に追加

ビット線につながる複数のメモリセルと、ビット線を初期充電する初期充電回路を含み、ビット線に流れる電流値を検出して各メモリセルからの読み出しデータを判定するセンスアンプとを備える。 - 特許庁

This semiconductor storage device includes: a plurality of bit line pairs each comprising first and second bit lines and extending in a column direction; and a memory cell group connected to the respective bit line pairs and comprising a plurality of memory cells.例文帳に追加

半導体記憶装置は、それぞれが第１および第２のビット線から成り、且つカラム方向に延びる複数のビット線対と、各ビット線対に接続され、且つ複数のメモリセルから成るメモリセル群とを含む。 - 特許庁

A reference cell sub-array 200 having: a plurality of reference cells 205 arranged in rows and columns; a bit lines couple consisting of bit lines 207, 208; and a connection section 270 connecting the bit lines 207, 208 each other, is included.例文帳に追加

行方向および列方向に並んだ複数のリファレンスセル２０５と、ビット線２０７，２０８からなるビット線対と、ビット線２０７，２０８同士を繋ぐ連結部２７０とを有するリファレンスセルサブアレイ２００を備える。 - 特許庁

Also, the plurality of unit cells are disposed in the plane shapes of hexagons, and the plane shapes of the unit cells are turned to be hexagons, and in a method for wiring bit wires 8 in a cell array where the plurality of unit cells are integrated, the cell array configured by connecting the adjacent unit cells is provided.例文帳に追加

又多数の単位セルを六角形の平面形状に配置し、単位セルの平面形状を六角形とし、多数の単位セルが集積されたセル・アレイ内のビット線８の配線方法に於いて、隣接の単位セル間を接続して成るセル・アレイを有する。 - 特許庁

This device has ferroelectric capacitors (memory cells) 30 at each intersection of a plurality of word lines 40 and a plurality of bit lines 50.例文帳に追加

複数のワード線４０と複数のビット線５０との各交点に強誘電体キャパシタ（メモリセル）３０を有する。 - 特許庁

A memory cell array 10 includes memory cells MC arranged at an intersection of a word line WL and a bit line pair BL, /BL.例文帳に追加

メモリセルアレイ１０は、ワード線ＷＬとビット線対ＢＬ、／ＢＬの交差部に設けられたメモリセルＭＣを配列してなる。 - 特許庁

Memory cells M of (m×n) pieces are allocated to corresponding control lines CL and corresponding bit lines BL respectively.例文帳に追加

（ｍ×ｎ）個のメモリセルＭはそれぞれが対応する制御ラインＣＬおよび対応するビットラインＢＬに割り当てられている。 - 特許庁

The semiconductor storage device is formed with a sidewall memories and furnished with memory cells wherein bit lines are connected by a virtual grounding method.例文帳に追加

半導体記憶装置は、サイドウォールメモリで形成され、ビット線が仮想接地方式で接続されたメモリセルを備える。 - 特許庁

A signal read from memory cells arranged at intersections of word-lines and bit lines is sensed and amplified by a sense amplifying circuit.例文帳に追加

ワード線とビット線の交点に配列されたメモリセルから読み出された信号をセンスアンプ回路にて検知増幅する。 - 特許庁

Control circuits 8 and 9 control electronic potentials of the word line and the bit line in response to input data to write data to the memory cells.例文帳に追加

制御回路８，９は、入力データに応じてワード線、ビット線の電位を制御し、メモリセルにデータを書き込む。 - 特許庁

Memory cells MC are arranged in a matrix at crossing points of a plurality of bit lines BL and a plurality of word lines WL.例文帳に追加

メモリセルＭＣは、複数のビットラインＢＬおよび複数のワードラインＷＬの交点にマトリクス状に配置される。 - 特許庁

The nonvolatile semiconductor memory device having a dummy bit line structure where data reading accuracy of memory cells is improved is disclosed.例文帳に追加

メモリセルのデータ読み取り精度が改善されるダミービット線構造の不揮発性半導体メモリ装置が開示される。 - 特許庁

A source line (SL) is arranged in common to the memory cells of adjacent rows, and a bit line (BL) is arranged for each memory cell row.例文帳に追加

隣接列のメモリセルに共通にソース線（ＳＬ）を配置し、また、各メモリセル列に対してビット線（ＢＬ）を配置する。 - 特許庁

In a read operation, the sum of currents from memory cells 17m5, 17m6 is output to the bit line 19m6.例文帳に追加

読み出し動作においては、メモリセル１７ｍ５及び１７ｍ６からの電流の和がビット線１９ｍ６出力される。 - 特許庁

The sense circuits sense and verify the data written into the memory cells while the bit lines are charged to high potential, and set the bit lines, connected with the memory cells determined as defective from the verification result, to high potential during a verification period.例文帳に追加

複数のセンス回路は、ビット線を高電位に充電した状態でメモリセルに書き込まれたデータをセンスしてベリファイを行い、ベリファイ結果が不良と判定したメモリセルが接続されているビット線を、ベリファイ期間中に高電位に設定する。 - 特許庁

To provide a method for reading dual bit memory cells and a y- decoder system configured for reading two sides by using a multi-reference cell by reading two sides especially in reading of dual bit memory cells.例文帳に追加

本発明の課題は、デュアルビット・メモリセルの読み取りに関し、特に、２サイドの読み取りによってマルチリファレンスセルを使用してデュアルビット・メモリセルを読み取る方法及び２サイド読取用に構成されたｙ−デコーダ装置を提供することを目的とする。 - 特許庁

A first bit line pair BM, /BM for reading data from the desired memory cells of a memory cell array and a second bit line pair BS, /BS for writing data to the desired memory cells of another memory cell array are respectively formed in different layers via an interlayer insulation film 32.例文帳に追加

メモリセル列の任意のメモリセルよりデータを読み出す第１のビット線対ＢＭ，／ＢＭと、メモリセル列の他の任意のメモリセルにデータを書き込む第２のビット線対ＢＳ，／ＢＳとは、層間絶縁膜３２を介して、それぞれ異なる層に形成される。 - 特許庁

The semiconductor memory is provided with a pair of bit lines to which a plurality of memory cells is connected, a plurality of precharging circuit which are used in order to precharge the bit line pair to a first voltage and a bit line precharge voltage generator which supplies a precharge voltage to the precharge circuits.例文帳に追加

複数のメモリセルが接続されたビット線対と、ビット線対を第１の電圧にプリチャージするための複数のプリチャージ回路と、プリチャージ回路にプリチャージ電圧を供給するビット線プリチャージ電圧発生装置とを備える。 - 特許庁

Upon reading the memory cells MC12 and MC19, a read voltage Vread is applied to the local bit lines LBLd1 and LBLd5 selected by bit line selection transistors TRd1 and TRd5, 0 V is applied to first local bit lines LBLs0 and LBLs2 selected by first selection transistors TRs0 and TRs2.例文帳に追加

メモリセルMC12、MC19の読み出しを行うとき、ビット線選択トランジスタTRd1、TRd5によって選択されたローカルビット線LBLd1、LBLd5に読出し電圧Vreadを印加し、第１の選択トランジスタTRs0、TRs2によって選択された第１のローカルビット線LBLs0、LBLs2に0vを印加する。 - 特許庁

The semiconductor memory device includes a plurality of memory cells connected to a bit line; and a sense amplifier operative to sense the magnitude of cell current flowing via the bit line in a selected memory cell connected to the bit line to determine the value of data stored in the memory cell.例文帳に追加

ビット線につながる複数のメモリセルと、ビット線に接続されて選択されたメモリセルにビット線を介して流れるセル電流の大小を検知することによりメモリセルに記憶されたデータの値を判定するセンスアンプとを有する。 - 特許庁

Furthermore, a bit line pattern 13B provided with projections and connected to the memory cells is provided, separating from the bit line pattern 13A by a prescribed space on the same wiring layer with the bit line pattern 13A.例文帳に追加

さらに、ビット線パターン１３Ａと同じ配線層には、メモリセルに接続され、ビット線パターン１３Ａが有する凹凸形状に沿って所定の間隔を保持するように凹凸形状を有する／ビット線パターン１３Ｂが形成されている。 - 特許庁

The semiconductor memory device has: bit lines; a plurality of memory cells connected to the bit lines; a precharge circuit of the bit line; a leak current detecting circuit of the bit line; and a precharge release timing control circuit for controlling precharge release timing of the precharge circuit depending on detected result of the leak current detecting circuit.例文帳に追加

ビット線と、ビット線に接続された複数のメモリセルと、ビット線のプリチャージ回路と、ビット線のリーク電流検出回路と、リーク電流検出回路の検出結果によりプリチャージ回路のプリチャージ解除タイミングを制御するプリチャージ解除タイミング制御回路と、を有する。 - 特許庁

For example, respective memory cells (e.g. MCO) are composed of two NMOS transistors (MN40t, MN40b), a drain of the MN40t is connected to a bit line BLTm being as one complementary bit line, and a drain of the MN40b is connected to a bit line BLBm as the other complementary bit line.例文帳に追加

例えば、各メモリセル（例えばＭＣ０）を２個のＮＭＯＳトランジスタ（ＭＮ４０ｔ，ＭＮ４０ｂ）で構成し、ＭＮ４０ｔのドレインを相補ビット線の一方となるビット線ＢＬＴｍに接続し、ＭＮ４０ｂのドレインを相補ビット線の他方となるビット線ＢＬＢｍに接続する。 - 特許庁

A memory cell array 1 is configured by arranging in matrix a plurality of memory cells storing data of two or more bits, and includes a plurality of bit lines and word lines connected to the memory cells.例文帳に追加

メモリセルアレイ１は、２ビット以上のデータを記憶する複数のメモリセルがマトリクス状に配置され、複数のメモリセルに接続される複数のビット線、及び複数のワード線を有している。 - 特許庁

A multi-bit multiplexer stage (490) outputs contents of the normal memory cells (412) or outputs contents of the redundant memory cells (422) when the address is a defective address.例文帳に追加

マルチビットのマルチプレクサ段（４９０）は、正規メモリセル（４１２）のコンテンツを出力するか、又は、当該アドレスが欠陥アドレスである場合には冗長メモリセル（４２２）のコンテンツを出力する。 - 特許庁

Sources of adjacent memory cells MC13 and MC18 are clamped to constant potential by second selection transistors TRs4 and TRs5, 0 V is applied to sources of adjacent memory cells MC11 and MC1A by bit line selection transistors TRd0 and TRd5.例文帳に追加

隣接するメモリセルMC13、MC18のソースは、第２の選択トランジスタTRs4、TRs5によって一定電位にクランプされ、隣接するメモリセルMC11、MC1Aのソースは、ビット線選択トランジスタTRd0、TRd5によって0vに印加される。 - 特許庁

A plurality of nonvolatile memory cells MC constituting the nonvolatile memory are disposed in the arrayed pattern, and a selection MIS FETQS for selecting the memory cells is electrically connected for each bit.例文帳に追加

不揮発性メモリを構成する複数の不揮発性メモリセルＭＣをアレイ状に配置し、各ビット毎にメモリセル選択用の選択ＭＩＳ・ＦＥＴＱＳを電気的に接続した。 - 特許庁

The nonvolatile memory device provided with a plurality of bit lines 17, a plurality of word lines 18, dummy word lines 18D, a plurality of memory cells 15, a plurality of dummy cells 15D, and a current source 6 is used.例文帳に追加

複数のビット線１７、複数のワード線１８、ダミーワード線１８Ｄ、複数のメモリセル１５、複数のダミーセル１５Ｄ、電流源６を具備する不揮発性記憶装置を用いる。 - 特許庁

Two ferroelectric memory cells (MC) are arranged for every three word lines (WL0-WL5) in the row direction, and two ferroelectric memory cells are arranged for every three bit lines (BL0-BL5) in the column direction.例文帳に追加

強誘電体メモリセル（ＭＣ）を行方向において３本のワード線（ＷＬ０−ＷＬ５）あたり２つ、列方向において３本のビット線（ＢＬ０−ＢＬ５）あたり２つ配置する。 - 特許庁

After write data is set to a shift register 4 in series from a serial output data terminal SDIN, the data are written into (n) pieces bit cells 2 including nonvolatile memory cells as data Q <n:0>.例文帳に追加

書き込みデータは、シリアル出力データ端子ＳＤＩＮからシフトレジスタ４にシリアルに設定された後、データＱ<n:0>として、不揮発性メモリセルを含むｎ個のビットセル２に書き込まれる。 - 特許庁

A CMOS memory array includes many bit cells 12 arranged in a SRAM array 11 of N rows×M columns, and has a duplication columns 60 of the bit cell 12 utilized for self-measuring.例文帳に追加

ＣＭＯＳメモリアレイは、Ｎ行×Ｍ列のＳＲＡＭアレイ１１内に配列された多数のビットセル１２を含み、自己計測用に利用されるビットセル１２の重複列６０を有する。 - 特許庁

At the time of data holding mode, a mode is shifted from a state in which data is stored with one bit/one cell at the time of normal operation mode to a twin cell mode in which information is stored with one bit/two cells.例文帳に追加

データ保持モード時においては、通常動作モード時に１ビット／１セルでデータを記憶している状態から１ビット／２セルで情報を記憶するツインセルモードに移行する。 - 特許庁

A CMOS memory array includes many bit cells 12 arranged in a SRAM array 11 of N rows × M columns, and has a duplication columns 60 of the bit cell 12 utilized for self-measuring.例文帳に追加

ＣＭＯＳメモリアレイは、Ｎ行×Ｍ列のＳＲＡＭアレイ１１内に配列された多数のビットセル１２を含み、自己計測用に利用されるビットセル１２の重複列６０を有する。 - 特許庁