「bit cells」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A complementary value is written in spare memory cells of two cells, and stored one bit is read out by connecting these cells to a sense amplifier.例文帳に追加

相補な値をスペアメモリセル２セルに書込み、これらのセルをセンスアンプに接続することにより記憶した１ビットを読出す。 - 特許庁

Even though the phases of cells have to be matched in that case, the phases of the cells can easily be matched by fetching only one bit from a specific bit of the cells.例文帳に追加

その際、セルの位相を整合させる必要があるが、セルの特定ビットから１ビットのみ取り出すことにより、容易にセルの位相を整合させることができる。 - 特許庁

Columns of mutually adjoining memory cells share the second bit line.例文帳に追加

互いに隣接するメモリセルのカラムは第２のビット線を共有する。 - 特許庁

Memory cells C (/C) are connected to these bit lines BL (/BL), respectively.例文帳に追加

これらビット線ＢＬ（／ＢＬ）には、メモリセルＣ（／Ｃ）が接続されている。 - 特許庁

To reduce variations in a negative potential of a bit line even if the number of cells per bit line differ and a bit line capacity changes.例文帳に追加

ビット線当たりのセル数が異なりビット線容量が変化する場合においても、ビット線の負電位の変動を低減する。 - 特許庁

The dummy bit cells are connected to dummy word lines and dummy bit lines, and discharge the dummy bit lines responding to a signal of the dummy word line.例文帳に追加

ダミービットセルは、ダミーワードライン及びダミービットラインに連結され、ダミーワードラインの信号に応答してダミービットラインを放電させる。 - 特許庁

Each memory has a plurality of memory cells, and word lines and bit lines connected to the memory cells.例文帳に追加

各メモリブロックは、複数のメモリセルと、前記メモリセルに接続されたワード線およびビット線とを有する。 - 特許庁

The memory cell is connected in parallel with a paired bit line and 1-bit data is stored by two memory cells.例文帳に追加

対をなすビット線に並行してメモリセルを接続し、２つのメモリセルで１ビットのデータを記憶する。 - 特許庁

To reduce the number of bit cells per an information word and to prevent reduction of the number of specific bit combination.例文帳に追加

情報語当たりのビットセルの数を低減し、又特有なビット組合せ数の低減を防止する。 - 特許庁

This circuit is provided with dummy bit cells, a process tracking circuit, and a process compensating circuit.例文帳に追加

ダミービットセル、プロセストラッキング回路及びプロセス補償回路を備える。 - 特許庁

A SYMMETRIC ARCHITECTURE FOR MEMORY CELLS HAVING WIDELY SPREAD METAL BIT LINES例文帳に追加

広く分布したメタルビット線を有するメモリセルのための対称アーキテクチャ - 特許庁

Memory cells are formed corresponding to intersections of a word line and bit lines.例文帳に追加

ワード線とビット線の交差点に対応してメモリセルが形成されている。 - 特許庁

Respective memory cells MC0, MC1, MC2, MC3 store information of one bit.例文帳に追加

各メモリセルＭＣ０,ＭＣ１,ＭＣ２,ＭＣ３は、１ビットの情報を記憶する。 - 特許庁

Four memory cells connected mutually, which are chosen from the plurality of memory cells, have one bit line contact in common.例文帳に追加

複数のメモリセルのうち、選択される相互隣接した４個のメモリセルは、１個のビットラインコンタクトを共有する。 - 特許庁

Dummy cells are arranged between the row decoder and the memory cell array in the column direction and dummy bit lines are connected to dummy cells.例文帳に追加

ローデコーダとメモリセルアレイ間にはダミーセルが列方向に配列され、ダミーセルにはダミービット線が接続されている。 - 特許庁

A capacitor C of the eight memory cells ML has capacitance corresponding to the weight of each bit of the 8-bit data.例文帳に追加

８個のメモリセルＭＬのキャパシタＣは、８ビットのデータの各ビットの重みに対応した容量をもっている。 - 特許庁

To decrease the number of bit lines in a semiconductor integrated circuit including memory cells.例文帳に追加

メモリセルを含む半導体集積回路において、ビットラインの数を少なくする。 - 特許庁

The bit lines 3, 4 is connected to drain terminals of flash memory cells 9-16.例文帳に追加

ビット線３、４は、フラッシュメモリセル９〜１６のドレイン端子が接続されている。 - 特許庁

The current source 6 supplies a constant current to both cells and the bit lines 17.例文帳に追加

電流源６は、両セル及びビット線１７に定電流を供給する。 - 特許庁

Even-numbered memory cells among the plurality of memory cells 1 arrayed in the bit line direction, are connected to the former read bit lines RBLt, RBLc, and odd-numbered memory cells are connected to the latter.例文帳に追加

ビット線方向に並ぶ複数のメモリセル１のうち、偶数番目のものは読み出しビット線対ＲＢＬｔ、ＲＢＬｃのうち前者に接続され、奇数番目のものは後者に接続される。 - 特許庁

The switch 19 between bit lines does not short-circuit the bit lines of two memory cells 13 and 14 to which complementary bit data is written in the first writing when writing the bit data n times.例文帳に追加

ビット線間スイッチ１９は、ビットデータをｎ回書き込むときの１回目の書き込みでは、相補のビットデータを書き込む２つのメモリセル１３，１４のビット線間を短絡しない。 - 特許庁

Each bit of 8-bit data is stored in eight memory cells ML of each unit UN of a memory cell array 110 in advance.例文帳に追加

メモリセルアレイ１１０の各ユニットＵＮの８個のメモリセルＭＬに、予め、それぞれ８ビットのデータの各ビットを記憶する。 - 特許庁

A first bit FB of multi-bit data is programmed in one of the plurality of memory cells in the memory cell array from the storage unit.例文帳に追加

マルチ-ビットデータの第１ビットＦＢは、記憶ユニットからメモリーセルアレイ内の複数のメモリーセルの中に１つにプログラムされる。 - 特許庁

A plurality of bit line pairs BLP are connected to a plurality of memory cells MC.例文帳に追加

複数のビット線対ＢＬＰは、複数のメモリセルＭＣにそれぞれ接続される。 - 特許庁

A semiconductor memory device is provided with a memory array section 1, word lines 2, memory cells 3, bit lines 4, sense amplifiers 5, dummy bit lines 6, dummy memory cells 7, and a plurality of dummy sense amplifiers 8a, 8b, 8c.例文帳に追加

半導体記憶装置に、メモリアレイ部１、ワード線２、メモリセル３、ビット線４、センスアンプ５、ダミービット線６、ダミーメモリセル７、および複数のダミーセンスアンプ８ａ，ｂ，ｃを設ける。 - 特許庁

Since the more significant redundant memory cells only require 1 bit, the redundant memory cells of only 3 bits are required by storing, in the more significant redundant memory cells, information indicating whether a defect exists or not as well as positional information of the defect with respect to the least significant bit data.例文帳に追加

その際、上位の冗長メモリセルは１ビットのみでよいため、上位の冗長メモリセルに最下位の不良の有無／不良位置情報を格納させることで、冗長メモリセルとしては３ビットで済む。 - 特許庁

The semiconductor device is provided with word lines, bit line pairs, memory cells 1, bit line pre-charge circuits 2, and write amplifiers 3, and further dummy word lines, dummy bit line pairs, dummy memory cells 1a to 1c, and a memory sell storage node detection circuit 6.例文帳に追加

半導体記憶装置は、ワード線、ビット線対、メモリセル１、ビット線プリチャージ回路２、およびライトアンプ３に加えて、ダミーワード線、ダミービット線対、ダミーメモリセル１ａ〜ｃ、およびメモリセル記憶ノード検知回路６を備える。 - 特許庁

Respective bit lines are connected electrically to drains of the prescribed number of memory cells arranged.例文帳に追加

それぞれのビットラインは、所定の数設けられたメモリセルのドレインと電気的に接続する。 - 特許庁

To generate an FBM (fail bit map) which achieves easy association with memory cells of an actual memory macro.例文帳に追加

実際のメモリマクロが備えるメモリセルとの対応付けが簡単なＦＢＭを作成する。 - 特許庁

Also, the transistor 1-0, the memory cells 1-1, 1-2 are connected to a bit line BL.例文帳に追加

また、トランジスタ１−０，メモリセル１−１，１−２はビット線ＢＬに接続されている。 - 特許庁

Bit map data required for generation of each of cells 201 to 207 is put one over another.例文帳に追加

また、セル２０１〜２０７も各セルを作成するのに必要なビットマップデータを重ね合わせる。 - 特許庁

DIGITAL METHOD AND APPARATUS FOR OBTAINING I-V CURVES OF NON-VOLATILE MEMORY BIT CELLS例文帳に追加

不揮発性メモリのビットセルのＩ−Ｖ曲線を取得するためのデジタル方法および装置 - 特許庁

Memory cells 3 are arranged at the intersected points between plural word lines WL00, WL01,... and bit lines BLs in a matrix manner.例文帳に追加

メモリセル３は複数のワード線WL00,WL01,…とビット線BLの交点にマトリックス状に配置される。 - 特許庁

The memory includes bit lines, word lines, and a memory cell array including memory cells provided corresponding to intersections of the bit lines and the word lines.例文帳に追加

メモリは、ビット線と、ワード線と、ビット線とワード線との交点に対応して設けられたメモリセルを含むメモリセルアレイとを備える。 - 特許庁

By a bit line switch, a plurality of bit lines connected to memory cells of each memory cell array area are connected to a shared bit line formed in the memory cell array area.例文帳に追加

ビット線スイッチは、各メモリセルアレイ領域のメモリセルにそれぞれ接続される複数のビット線を、メモリセルアレイ領域に形成された共有ビット線にそれぞれ接続する。 - 特許庁

The bit lines connected to nonvolatile memory cells are connected to a comparator 105 through a bit line selector circuit 104 controlled by the bit line selector circuit driver 103.例文帳に追加

不揮発性のメモリセルに接続されたビット線を、ビット線選択回路ドライバ１０３で制御されるビット線選択回路１０４を介して、比較器１０５に接続する。 - 特許庁

A memory cell array 1 includes an area having first memory cells holding N bit data, and an area having second memory cells holding M bit (M is a natural number below N) data.例文帳に追加

メモリセルアレイ１は、Ｎビットのデータを保持する第１のメモリセルを有する領域と、Ｍビット（ＭはＮ未満の自然数）のデータを保持する第２のメモリセルを有する領域を含む。 - 特許庁

Memory cells disposed in a matrix are included, a word line is connected to a gate of the memory cells, a local bit line LBLd is connected to a drain, and a first or second local bit line LBLS is connected a source.例文帳に追加

行列状に配置されたメモリセルを含み、メモリセルのゲートにワード線が接続され、ドレインにローカルビット線LBLdが接続され、ソースに第１または第２のローカルビット線LBLSが接続される。 - 特許庁

The device is provided with a memory cell M, bit lines BL connected to one end of the memory cells M, and a data circuit 11 connected to the bit lines BL to temporarily store program data for the memory cells M.例文帳に追加

メモリセルＭと、メモリセルＭの一端に接続されるビット線ＢＬと、ビット線ＢＬに接続され、メモリセルＭへのプログラムデータを一時的に記憶するデータ回路１１と、を具備する。 - 特許庁

Two memory cells 50A, 50B are provided for storage data of one bit, the memory cells 50A, 50B store data being inverted mutually.例文帳に追加

１ビットの記憶データに対して２つのメモリセル５０Ａ，５０Ｂが備えられ、メモリセル５０Ａ，５０Ｂは、互いに反転されたデータを記憶する。 - 特許庁

The mixedly mounted DRAM 10 stores one-bit data by using (n) (n: an integer of ≥2) memory cells among the plurality of memory cells 11.例文帳に追加

その混載ＤＲＡＭ１０は、複数のメモリセル１１のうちｎ個（ｎは２以上の整数）のメモリセルを用いて１ビットのデータを記憶する。 - 特許庁

The memory includes a plurality of the memory cells arranged in matrix, and a plurality of bit line pairs arranged corresponding to the columns of the memory cells.例文帳に追加

行列状に配置される複数のメモリセルとメモリセルの列に対応して配置される複数のビットラインの対とを備えている。 - 特許庁

Also, bit lines 13 having the same number as the number of lines of the memory 21 cells are connected respectively to connection points of sources and drains of the memory cells 21.例文帳に追加

また、メモリセル２１の列数と同数のビット線１３がメモリセル２１のソースとドレインとの接続点に夫々接続されている。 - 特許庁

During the disturbance test of the bit lines 17, the constant current writing is executed in the dummy cells 15D to imitate a voltage generated through the bit lines 17.例文帳に追加

ビット線１７でのディスターブテストの際、ダミーセル１５Ｄに定電流書き込みを行い、ビット線１７に発生する電圧を模擬する。 - 特許庁

To provide a memory which can be saved with a redundancy bit even if there exist a plurality of defective memory cells connected to different bit lines.例文帳に追加

異なるビット線に接続された複数の不良メモリセルが存在する場合でも、冗長ビットで救済が可能なメモリを提供する。 - 特許庁