「bit cells」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

This memory is equipped with a plurality of memory cells 9 including diodes 10, a plurality of bit lines 8, and data lines 42 connected to the plurality of bit lines 8.例文帳に追加

このメモリは、ダイオード１０を含む複数のメモリセル９と、複数のビット線８と、複数のビット線８に繋がるデータ線４２とを備えている。 - 特許庁

To provide a single-ended sensing circuit for use with a memory circuit including a plurality of bit lines and a plurality of memory cells connected to the bit lines.例文帳に追加

複数のビット線およびこのビット線に接続された複数のメモリ・セルを含むメモリ回路と共に使用するためのシングルエンド・センシング回路を提供すること。 - 特許庁

Sense amplifiers 17, 18 are arranged respectively between a bit line BL1 of a memory cell block in which memory cells 29 are arranged and adjacent bit lines BL0, BL2.例文帳に追加

メモリセル２９を配置したメモリセルブロックのビット線ＢＬ１と、隣接ブロックのビット線ＢＬ０，ＢＬ２との間に、それぞれセンスアンプ１７，１８を介設する。 - 特許庁

The equal potentials are impressed to the bit lines selected at the reading out operation relating to the memory cells (12) in the magnetic random access memory (MRAM) and the non-selected bit lines.例文帳に追加

磁気ランダムアクセスメモリ(MRAM)中のメモリセル(12)についての読み出し動作時に選択されたビットラインと選択されていないビットラインとに等しい電位を印加する。 - 特許庁

During the step in which memory cells are read and refreshed, the main reference cell and a subreference cell connected to the reference bit line and the bit lines are activated.例文帳に追加

メモリセルを読み出してリフレッシュする段階において、基準ビット線およびビット線に接続された主基準セルおよび副基準セルが活動化される。 - 特許庁

Since the write data are sequentially written to the memory cells, a current flowing through a bit line can be minimized, and the wiring width of the bit line can be narrowed.例文帳に追加

書き込みデータがメモリセルに順次書き込まれるため、ビット線に流れる電流値を最小限にでき、ビット線の配線幅を小さくできる。 - 特許庁

When a corresponding word line is selected, the plurality of dummy cells included in the dummy circuits are used to drive a dummy bit line (DBL) having the same load as a normal bit line does.例文帳に追加

対応のワード線の選択時、このダミー回路に含まれる複数のダミーセルを用いて正規ビット線と同一負荷のダミービット線（ＤＢＬ）を駆動する。 - 特許庁

The bit line connects the source contact points at each column while the programming line connects the drain contact points of memory cells at positions corresponding to respective bit lines.例文帳に追加

ビット線は、各列におけるソース接続点を接続する一方、書き込み線は、各線において対応する位置でメモリーセルのドレイン接続点を接続している。 - 特許庁

A second bit SB of the multi-bit data is programmed in one of the plurality of memory cells in the memory cell array by utilizing data inversion, from the storage unit.例文帳に追加

マルチ-ビットデータの第２ビットＳＢは、記憶ユニットからデータ反転を利用してメモリーセルアレイ内の複数のメモリーセルの中に１つにプログラムされる。 - 特許庁

A NAND flash memory device includes an array of NAND flash memory cells; a plurality of word lines connected to the NAND flash memory cells; and a plurality of bit lines connected to the NAND flash memory cells.例文帳に追加

ＮＡＮＤフラッシュメモリ装置はＮＡＮＤフラッシュメモリセルアレイ、ＮＡＮＤフラッシュメモリセルに接続された複数のワードライン、そしてＮＡＮＤフラッシュメモリセルに接続された複数のビットラインを含む。 - 特許庁

The DRAM circuit has a plurality of memory cells that do not require sequential access, and at least a part of a plurality of the memory cells has more than two memory cells with respect to a single bit-line contact.例文帳に追加

ＤＲＡＭ回路はシーケンシャルアクセスを必要としない複数個のメモリセルを有し、該複数個のメモリセルの少なくとも一部は、単一のビット線コンタクトに対して二つを越えるメモリセルを有している。 - 特許庁

The nonvolatile semiconductor storage is provided with a memory cell array 2 having plural memory cells and a testing cell array 3 having plural testing cells, and the testing cells are connected to the memory cell array 2 with bit lines.例文帳に追加

不揮発性半導体記憶装置は複数のメモリセルを有するメモリセルアレイ２と複数のテスト用セルを有するテスト用セルアレイ３とを有し、メモリセルアレイにテスト用セルがビット線で接続されている。 - 特許庁

In the semiconductor memory including word lines and bit lines arranged in a matrix and a plurality of memory cells 110 provided at intersections of the word lines and the bit lines, bit line precharge circuits 120 are provided for controlling potential of a low-data holding power supply to be supplied to memory cells 110 provided on the same bit lines.例文帳に追加

マトリクス状に配置されたワード線およびビット線と、前記ワード線とビット線との交差点に配置された複数のメモリセル１１０とを有する半導体記憶装置において、同一のビット線上に配置されたメモリセル１１０に供給されるローデータ保持電源の電位を制御するビット線プリチャージ回路１２０を設ける。 - 特許庁

Reference bit lines RBL0 and RBL1 are formed along bit lines BL and reference cells RC0 and RC1 are arranged at the intersection point positions of the reference bit lines RBL0 and RBL1 and word lines WL.例文帳に追加

ビット線ＢＬに沿って、基準ビット線ＲＢＬ０、ＲＢＬ１を形成し、この基準ビット線ＲＢＬ０、ＲＢＬ１とワード線ＷＬとの交点位置に、基準セルＲＣ０、ＲＣ１を配置する。 - 特許庁

The plurality of sub-bit lines connected to the memory cells 1 in different columns are branched from each main bit line 6, and each source line 11 is commonly connected to the sources of the plurality of memory cells 1 arranged in a column.例文帳に追加

互いに異なる列のメモリセル１に接続する複数の副ビット線は各主ビット線６から分岐しており、各ソース線１１は１列に並ぶ複数のメモリセル１のソースに共通に接続している。 - 特許庁

The dummy cells having the low threshold value voltage and located adjacent to a selection memory cell column are selected and source side local bit lines (SLB0 to SLB3) of the selection memory cell are coupled to global bit lines (GBLm1 to GBL3) through the dummy cells.例文帳に追加

選択メモリセル列に隣接する低しきい値電圧のダミーセルを選択し、その選択メモリセルのソース側ローカルビット線（ＳＬＢ０−ＳＬＢ３）をダミーセルを介してグローバルビット線（ＧＢＬｍ１−ＧＢＬ３）に結合する。 - 特許庁

A memory cell array 11 includes a bit line BL (BLT or BLN) to which a plurality of memory cells 21 are connected.例文帳に追加

メモリセルアレイ１１は、複数のメモリセル２１が接続されたビット線ＢＬ（ＢＬＴ又はＢＬＮ）を有する。 - 特許庁

The dynamic content addressable memory includes a plurality of dynamic content addressable memory cells located at crossing parts of bit lines and word lines.例文帳に追加

ダイナミック連想メモリは、ビット・ラインとワード・ラインの交差部に位置する複数のダイナミック連想メモリセルを備える。 - 特許庁

TMR-memory cells 1 to 4 and 5 to 8 are interposed between a bit line BL and word lines WL1 and WL2, respectively.例文帳に追加

ビット線ＢＬとワード線ＷＬ１，ＷＬ２との間に、それぞれＴＭＲ−メモリセル１〜４，５〜８がある。 - 特許庁

Memory cells MC are arranged, corresponding to respective intersection points between the bit lines BL0-BL5 and the word lines WL0-WL2.例文帳に追加

ビット線ＢＬ0〜ＢＬ5とワード線ＷＬ0〜ＷＬ2の各交差点に対応して、メモリセルＭＣが配置されている。 - 特許庁

A sense amplifier 2b detects data held in memory cells MC on the basis of a current flowing through the bit lines BL.例文帳に追加

センスアンプ回路２ｂは、ビット線ＢＬに流れる電流に基づいてメモリセルＭＣの保持データを検出する。 - 特許庁

A memory cell matrix 11 of a SRAM 10 includes memory cells C0a, C0b connected to the same pair of bit lines BL0z, BL0x.例文帳に追加

ＳＲＡＭ１０のメモリセルマトリックス１１は、同じビット線対ＢＬ０ｚ，ＢＬ０ｘに接続されたメモリセルＣ０ａ，Ｃ０ｂを含む。 - 特許庁

The memory cells MC are arranged at the crossing points of a plurality of word lines WL and a plurality of bit lines BL.例文帳に追加

複数のメモリセルＭＣは、複数のワード線ＷＬおよび複数のビット線ＢＬの交点に配置されている。 - 特許庁

Each of memory cells in a memory cell array 100 holds n bit data corresponding to 2^n threshold levels.例文帳に追加

メモリセルアレイ１００中のメモリセルの各々は、２^n個のしきい値レベルに対応してｎビットのデータを保持できる。 - 特許庁

In a memory cell array 1, a plurality of memory cells connected to word lines and bit lines are disposed in a matrix form.例文帳に追加

メモリセルアレイ１には、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

In a memory cell array 1, a plurality of memory cells connected to word lines and bit lines are arranged in a matrix.例文帳に追加

メモリセルアレイ１には、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

In a memory cell array 2, a plurality of memory cells connected to word lines and bit lines are arranged in a matrix.例文帳に追加

メモリセルアレイ２には、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

The memory cell array includes memory cells arranged at crossing points of a bit-line and word-line matrix of the memory cell array.例文帳に追加

メモリ・セル・アレイは、メモリ・セル・アレイのビット線とワード線のマトリックスの交点に配置されたメモリ・セルを有する。 - 特許庁

Thus, the layer 20 is extended astride, at least two cells along the bit line 23.例文帳に追加

これにより、磁気記録層２０はビット線２３に沿って少なくとも２以上のセルにまたがって延在している。 - 特許庁

The memory cells are arranged along a bit line, which extends perpendicularly with respect to a programming line and a word line.例文帳に追加

メモリーセルは、書き込み線、および、ワード線に対して垂直に延びているビット線の配列に配置されている。 - 特許庁

Bit lines BL1, BL2, BL3, BL4 are connected respectively to memory cells C11-C14, C21-C24, C31-C34, C41-C44.例文帳に追加

ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４はメモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４にそれぞれ接続されている。 - 特許庁

A memory cell array 1 includes a plurality of memory cells connected to a word line and a bit line and arranged in a matrix.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

A plurality of memory cells connected to word lines and to bit lines are arranged in a memory cell array 1 like a matrix.例文帳に追加

メモリセルアレイ１にはワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

Memory cells including phase-change elements arranged in an intersection part of a bit line and word line are provided in a memory cell array 18.例文帳に追加

ビット線とワード線の交差部に備えられる、相変化素子を含むメモリセルをメモリセルアレイ１８内に備える。 - 特許庁

The connection regions 411 are formed throughout the memory array comprising four cells which are connected to one bit line.例文帳に追加

接続領域４１１は、１つのビット線に接続される４つのセルを含むメモリアレイを通って形成される。 - 特許庁

A control circuit 7 controls voltages of the word line and the bit line in accordance with input data and writes the data into the memory cells.例文帳に追加

制御回路７は、入力データに応じてワード線、ビット線の電圧を制御し、メモリセルにデータを書き込む。 - 特許庁

To provide an embedded bit line type read/program nonvolatile memory cell and an array of the cells capable of achieving high density.例文帳に追加

高密度を実現できる埋込ビット線型読取り／プログラム不揮発性メモリセル及びアレイを提供する。 - 特許庁

This allows the defect of the memory cells to be accurately detected, when the parallel bit test of the semiconductor memory device is performed.例文帳に追加

これにより、半導体メモリ装置の並列ビットテスト時にメモリセルの欠陥を正確に検出することができる。 - 特許庁

The array blocks included word lines, memory cells, bit lines, dummy word lines DWL0, DWL1, and transistors 1a, 1b.例文帳に追加

アレイブロックは、ワード線、メモリセル、ビット線、ダミーワード線ＤＷＬ０，ＤＷＬ１、およびトランジスタ１ａ，１ｂを含む。 - 特許庁

Respective 4 bits and 1 bit of picture data of the hierarchy 2 and the hierarchy 3 are stored in the memory cells 161a of 5 pieces.例文帳に追加

５個のメモリセル１６１ａには、階層２、階層３の画像データの夫々４ビット、１ビットを記憶する。 - 特許庁

The reference cells 205 of a first column arranged along the bit line 207 are connected in parallel with the reference cells 205 of a second column arranged along the bit line 208, and the reference cells 205 of the first and second columns positioned on the same row are in a magnetized state different each other.例文帳に追加

ビット線２０７に沿って並ぶ第１の列のリファレンスセル２０５は、ビット線２０８に沿って並ぶ第２のリファレンスセル２０５と並列接続されており、同一の行に位置する第１および第２の列のリファレンスセル２０５は、互いに異なる磁化状態を有している。 - 特許庁

A writing data bus corresponding to each writing port of all interleaved cells is used commonly by all storage cells 410a-410c in a common interleave group, as each adjacent pairs of storage cells in a common row use commonly a bit line integrated to a common data bus, the number of bit lines required is reduced.例文帳に追加

全てのインタリーブされたセルの各書き込みポートに対応する書き込みデータ・バスが、共通インタリーブ・グループにおける全ての記憶セルによって共用され、共通行における記憶セルの各隣接対は、共通データ・バスに結合されたビット線を共用するので、必要なビット線数が減少する。 - 特許庁

Each memory is connected through a common bit line in which two cells are a drain or a source, and a memory array is constituted by arranging a plurality of unit memory arrays of this two cells.例文帳に追加

各メモリは２セルがドレイン又はソースとなる共通ビット線を介しして接続されており、この２セルの単位メモリアレイを複数並べることによりメモリアレイを構成する。 - 特許庁

A nonvolatile storage device having two-transistor one-bit unit cells which are the same or similar in the structures of the source areas and drain areas of storage cells can be formed.例文帳に追加

記憶セルのソース領域及びドレーン領域の構造が同一または類似の２トランジスター１ビット単位セルを有する不揮発性記憶装置を形成できる。 - 特許庁

The other undesignated memory cells are not activated, and since current does not flow to a bit line for local reading out from the memory cells, useless power consumption does not occur.例文帳に追加

指定されなかったその他のメモリセルの活性化は行われず、それらのメモリセルからローカル読み出し用ビット線に電流が流れないので無用な電力消費が生じない。 - 特許庁