「gate level simulation」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

On the basis of a Force file containing the forcibly substituted description, gate-level logic simulation is implemented again.例文帳に追加

その強制代入記述を含むＦｏｒｃｅファイルに基づき再度ゲートレベルの論理シミュレーションを実施する。 - 特許庁

On the basis of the extracted mismatching points, a description is created by forcibly substituting the gate-level logic simulation result information into the logic simulation result information of the RTL description.例文帳に追加

抽出した不一致ポイントに基づき、ゲートレベルの論理シミュレーション結果情報をＲＴＬ記述の論理シミュレーション結果情報に強制代入記述を作成する。 - 特許庁

If a determination result indicates mismatching, mismatching points in logic simulation result information of the RTL description and in gate-level logic simulation result information are extracted.例文帳に追加

そして、判定結果が不一致であった場合に、ＲＴＬ記述の論理シミュレーション結果情報とゲートレベルの論理シミュレーション結果情報の不一致箇所を抽出する。 - 特許庁

To provide a power consumption analysis device capable of performing power consumption analysis in a gate level with high level of accuracy by operation simulation of RTL (Register Transfer Level) data.例文帳に追加

ＲＴＬデータの動作シミュレーションにより、ゲートレベルでの消費電力解析を精度よく行うことが可能な消費電力解析装置を提供する。 - 特許庁

When a device simulation is carried out taking into consideration and interface quantization, as an interface carrier density is computed, the Fermi level and the gate current can be computed, and even if a thickness of a gate insulating film of a MOSFET is reduced, a thickness of the gate insulating film can be computed with good accuracy.例文帳に追加

界面量子化を考慮に入れてデバイス・シミュレーションを行う際、界面キャリア密度を計算するため、フェルミレベルとゲート電流を計算でき、MOSFETのゲート絶縁膜が薄くなっても、ゲート絶縁膜厚を精度よく計算できる。 - 特許庁

To provide a logic model creation method capable of performing logic simulation at the function level of the whole circuit including the standby state and operative state of a CMOS circuit for making MTCMOS or at the gate level without correcting the description of the CMOS circuit describing the function level specifications or gate level specifications during normal operation.例文帳に追加

通常動作時の機能レベル仕様又はゲートレベル仕様が記述されたＣＭＯＳ回路の記述には修正を加えることなく、ＭＴＣＭＯＳ化するＣＭＯＳ回路の待機状態および動作状態を含めた回路全体の機能レベル又はゲートレベルでの論理シミュレーションを行うことができる論理モデル作成方法を提供する。 - 特許庁

Unsteady simulation operation means 82 outputs all of a predicted reservoir water level 54a, a predicted generator output 58 and a predicted gate opening command value 53a obtained in each fixed time within predetermined time.例文帳に追加

非定時用シミュレーション演算手段８２により、所定時間内に一定時間刻み毎に得られた予測貯水値水位５４ａ、予測発電機出力５８、予測ゲート開度指令値５３ａを全て出力する。 - 特許庁

Very simple and high precision modeling is enabled, and the simulation of the gate level considering the well proximity on the LSI level is enabled by using the effective distance Deff_i between the well boundary and the active region of the transistor.例文帳に追加

ウエル境界とトランジスタの活性領域との実効的な距離Ｄｅｆｆ＿ｉを用いることで、非常に単純で高精度なモデリングが可能になり、ＬＳＩレベルでウエル近接効果を考慮に入れたゲートレベルのシミュレーションを実施することが可能になる。 - 特許庁

To provide a semiconductor integrated circuit design support device, a semiconductor integrated circuit support method, and a semiconductor integrated circuit design support program for simulating a gate level netlist without rewriting a test bench even when a signal included in an RTL to be monitored in the simulation of the RTL is not included in the gate level netlist.例文帳に追加

ＲＴＬのシミュレーションにおいて監視対象とされたＲＴＬに含まれる信号がゲートレベルネットリストに含まれていない場合でも、テストベンチを書き換えることなくゲートレベルネットリストのシミュレーションを行うことが可能な半導体集積回路設計支援装置、半導体集積回路設計支援方法、半導体集積回路設計支援プログラムを提供する。 - 特許庁

In creating a simulation model by converting logic at the gate level into a basic primitive which can be executed by a simulator in a simulation model creating part, gates which can be deleted that do not influence the number of delay steps with respect to the basic primitive are decided and deleted at a degradation processing part 26.例文帳に追加

シミュレーションモデル作成部でゲートレベルの論理をシミュレータで実行可能な基本プリミティブに変換してシミュレーションモデルを作成する際に、縮退処理部２６で基本プリミティブを対象にディレイ段数に影響をあたえることのない削除可能なゲートを判定して削除する。 - 特許庁

Based on the error between the circuit simulation result 1012 and cell delay information 1013 of gate level calculated by the approximate function thereof, delay error correction information 1015 depending on the input signal waveform rounding and output load capacity of a cell is calculated.例文帳に追加

回路シミュレーション結果１０１２とその近似関数により算出したゲートレベルのセル遅延情報１０１３との誤差を元にして、セルの入力信号波形なまりと出力負荷容量とに依存した遅延誤差補正情報１０１５を算出しておく。 - 特許庁

The method of dynamic simulation at the gate level includes: providing a net list including information about variable power source and a variable ground source; providing a circuit model including the variable power source and the variable ground source; and simulating the net list by using the circuit model.例文帳に追加

ゲートレベルでの動的シミュレーション方法は、変動するパワー及び接地に関する情報を含むネットリストを提供する段階、変動するパワー及び接地を含む回路モデルを提供する段階、及び回路モデルを利用してネットリストをシミュレーションする段階を含む。 - 特許庁

Wires connected to the input terminals of standard cells are exchanged mutually to change a gate net list 37 so as to reduce the off-leak current according to network probability 51 that is probability taken by the input of each standard cell and is generated by RTL function simulation or gate level function simulation, and a current consumption table 41 disposed in a technology library storage section 36.例文帳に追加

スタンダードセルのそれぞれの入力が取り得る確率であって、ＲＴＬ機能シミュレーションもしくはゲートレベル機能シミュレーションによって生成されるネットプロバビリティ５１と、テクノロジライブラリ記憶部３６内に備えた消費電流テーブル４１とに応じてオフリーク電流を低減するように、スタンダードセルの入力端子に接続された配線を互いに入れ替えてゲートネットリスト３７を変更する。 - 特許庁

Further, concerning the EMI analytic method of this invention, the unwanted radiation of the LSI on simulation is evaluated in real time by reflecting the power supply current calculation of gate level with the influence of decoupling caused by the resistance, capacitance and inductance of a power source and a ground and further, efficient EMI measures are enabled by supporting the specification of an EMI generating point.例文帳に追加

また、本発明のＥＭＩ解析手法は、電源及びグランドの抵抗、容量、インダクタンスによるデカップリングの影響をゲートレベルの電源電流計算に反映することで、シミュレーション上においてＬＳＩの不要輻射を現実的な時間で評価するとともに、さらには、ＥＭＩ発生個所の特定を支援することによる効率的なＥＭＩ対策を可能にするものである。 - 特許庁