「synchronous interface」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

In the device connected to the ultrafast AD converter in the standard hardware interface specification; an adjustment circuit, a synchronous circuit, and an HL control circuit are provided.例文帳に追加

標準ハードウェアインタフェーススペックにおける超高速ＡＤ変換装置に接続する装置内に、調停回路と同期回路を設けると共にＨＬ制御回路を設けたことを特徴とする。 - 特許庁

In order to prevent near-end crosstalk at a metallic cable 102 connecting interface conversion devices 1031-103M to respective VDSL modems 101, a data transmission is required which uses 2 kHz clock source synchronous in phase between the interface conversion devices.例文帳に追加

インタフェース変換装置１０３_1〜１０３_MとそれぞれのＶＤＳＬモデム１０１を結ぶメタリックケーブル１０２における近端漏話を防止するためには、インタフェース変換装置間で位相の同期した２ＫＨｚクロック源を用いたデータ転送を行う必要がある。 - 特許庁

To provide a method for cleaning up internal state inside a container related to a completed transaction by using a synchronous interface by calling operation on the synchronous object for the completed transaction and cleaning up an internal state in response to the operation.例文帳に追加

ＣＯＲＢＡオブジェクトトランザクションサービスまたはＪａｖａトランザクションＡＰＩ（Ｊａｖａ２プラットフォームエンタプライズエディションレファレンス実装等）に準拠したシステムにおいて、同期インターフェースを使用し、完了したトランザクションに関連付けられたコンテナ内で内部状態のクリーンアップを実施するための方法。 - 特許庁

To provide a synchronous system that can compensate a delay due to each cycle timer provided to a transmitter side node and a receiver side node and realize high-speed and highly accurate control, especially the high-speed and highly accurate control for synchronous control even when an IEEE 1394 interface is especially employed between a controller and a servo driver.例文帳に追加

送信側のノードと受信側のノードとが有するサイクルタイマのタイマ遅延を補償し、特にＩＥＥＥ１３９４をコントローラとサーボドライバとの間のオープンなインタフェースとして使用した場合でも、高速高精度な制御、特に同期制御の高速高精度を実現すること。 - 特許庁

To easily achieve a synchronous serial bus connection between a control side circuit having only an existing parallel interface part and a controlled side circuit by suppressing increase of the mounting area on a substrate or costs.例文帳に追加

基板上の実装面積やコストの上昇を抑えつつ、既存のパラレルインターフェース部のみをもつ制御側回路と被制御側回路との間で非同期式シリアルバス接続を簡易に実現すること。 - 特許庁

A codec interface unit is configured to have a cable equalizer 6 for detecting a signal inputted from a serial data input unit 4, a cable equalizer 7 for detecting a signal inputted from a clock signal input unit 5, a synchronous bite detection means for detecting synchronous byte from data inputted from the serial data input unit 4, and a control unit 12 provided with determination means for determining the codec interface scheme.例文帳に追加

コーデックのインタフェース部を、シリアルデータ入力部４から入力される信号を検出するケーブルイコライザ６と、クロック信号入力部５から入力される信号を検出するケーブルイコライザ７と、シリアルデータ入力部４から入力されたデータ信号から同期バイトを検出する同期バイト検出手段およびコーデックインタフェース方式を判定する判定手段を備える制御部１２とを有して構成する。 - 特許庁

The receiving interface part of a slow-speed side receiving transmission line is provided with a frame synchronization detecting part for taking frame synchronization and performing synchronous protection, the frame synchronization detecting part detects a frame synchronous pattern in a received signal, and a multi-frame configuration is accordingly identified even at the transparent mode transmission.例文帳に追加

低速側受信伝送路の受信インタフェース部に、フレーム同期をとり、同期保護をおこなうフレーム同期検出部を設けて、そのフレーム同期検出部で、受信信号中のフレーム同期パターンを検出することにより、トランスペレントモード伝送のときでもマルチフレーム構成の識別をおこなうようにする。 - 特許庁

A clock output source is changed between clock output from the clock input/output terminal 24 of the synchronous type serial communication interface 20 and clock output from the terminal 28 of the general purpose input/output port 22.例文帳に追加

同期式シリアル通信インターフェース２０のクロック入出力端子２４からのクロック出力と、汎用入出力ポート２２の端子２８からのクロック出力との間で、クロック出力元を切り替えるようにした。 - 特許庁

An interface circuit 103 is a clock synchronous serial interface circuit provided in a peripheral device 102 of a system for transmitting a serial clock from a CPU 101 to the peripheral device 102 and transmitting and receiving serial data containing address information of the peripheral device 102 and data information by the serial clock.例文帳に追加

インターフェイス回路１０３は、ＣＰＵ１０１から周辺デバイス１０２へシリアルクロックを送出するとともに、シリアルクロックによって周辺デバイス１０２のアドレス情報とデータ情報とを含むシリアルデータを送受信するシステムの周辺デバイス１０２に設けられるクロック同期式シリアルインターフェイス回路である。 - 特許庁

To provide a synchronous data transfer system capable of reproducing audio data inputted from the outside of a system equipped with an SDIO interface in real time, a module based upon the SDIO standards and used for the same synchronous data transfer system, an SDIO host controller, and electronic equipment using the same SDIO host controller.例文帳に追加

本発明は、ＳＤＩＯインターフェースを備えたシステムにおいて、システム外から入力される音声データをリアルタイムに再生できる同期型データ転送システム、この同期型データ転送システムに用いられるＳＤＩＯ規格に準拠したモジュール、ＳＤＩＯホストコントローラ及びこのＳＤＩＯホストコントローラを用いた電子機器を提供することを目的としている。 - 特許庁

The interface whose timing is matched to the timing of the external device can be configured by performing a switching control at a first external control circuit for reading data by the same transition timing as the transition timing of a synchronous clock to be used in writing, and a second external control circuit for reading data by different transition timing from transition timing of the synchronous clock to be used in writing.例文帳に追加

書き込みに用いる同期クロックの遷移タイミングと同じ遷移タイミングでデータを読み込む第１の外部制御回路と、書き込みに用いる同期クロックの遷移タイミングと異なる遷移タイミングでデータを読み込む第２の外部制御回路と、を切り替え制御することで、外部装置のタイミングに合わせたインターフェースを構成することができる。 - 特許庁

A transmission delay time caused when stream packet data as a synchronous packet are transmitted to a serial interface bus is set to a transmission delay setting section 3 and an optional transmission delay time is set to a transmission delay setting section 18.例文帳に追加

ストリームパケットデータを同期型パケットとしてシリアルインタフェースバスに伝送する際に発生する伝送遅延時間が伝送遅延設定部３に設定され、任意の送信遅延時間が送信遅延設定部１８に設定される。 - 特許庁

An SDH(synchronous digital hierarchy) interface unit 110-1 identifies the type of a redundancy configuration and monitors received SDH signals, and if it detects an error, it generates faulty trunk alarms 12w and 12p according to the content of the error.例文帳に追加

ＳＤＨインタフェース部１１０−１は、冗長構成の種別を識別するとともに、受信したＳＤＨ信号を監視してエラーを検出したときはそのエラーの内容に応じた回線障害警報１２ｗ、１２ｐを生成する。 - 特許庁

A base station device comprises a transmission part 27 for transmitting a synchronization request for inter-base-station synchronizing between the base station device and another base station device via an X2 interface 26, and a reception part 27 for receiving synchronization information concerning a synchronous state of inter-base-station synchronization which is transmitted from the another base station device via the X2 interface 26.例文帳に追加

他の基地局装置に対して、自装置との間で基地局間同期をすることを要求する同期要求をＸ２インターフェース２６を介して送信する送信部２７と、Ｘ２インターフェース２６を介して前記他の基地局装置から送信される基地局間同期の同期状態に関する同期情報を受信する受信部２７とを備えている。 - 特許庁

This asynchronous bus interface 104 is provided with an input part for inputting the frequency information of the clock of a synchronous device 102 operating synchronously with a clock CK and a signal generating part for, when inputting a first access signal from the synchronous device to an asynchronous device 106, generating a second access signal based on the first access signal, and for outputting it to the asynchronous device.例文帳に追加

クロック（ＣＫ）に同期して動作する同期デバイス（１０２）のクロックの周波数情報を入力する入力部と、同期デバイスから非同期デバイス（１０６）への第１のアクセス信号を入力すると、第１のアクセス信号を基に第２のアクセス信号を生成して非同期デバイスに出力する信号生成部とを有する非同期バスインタフェース（１０４）が提供される。 - 特許庁

To provide a data taking-in circuit for taking in data from a synchronous memory that enables a DDR interface for taking in input signal data to eliminate a difference in delay between signals of the input signal data at the rising and trailing edges of each data strobe signal.例文帳に追加

データストローブ信号の立ち上がり及び立ち下がりで、入力信号データの取込みを行うＤＤＲインターフェースにおいて、該入力信号データの各信号間の遅延差を解消することができる同期式メモリからのデータ取込み回路を提供する。 - 特許庁

In this communication interface device, a communication I/F part 103 of the parallel computer is provided with an interrupt occurrence condition determining part 103b for confirming that packets including a message about a series of synchronization processing are received from all of a plurality of node computers by synchronous queuing.例文帳に追加

本発明の並列計算機の通信Ｉ／Ｆ部１０３は、一連の同期処理に係るメッセージが入ったパケットを全ての複数のノードコンピュータから受信したことを同期待ち合わせにより確認する割り込み発生条件判定部１０３ｂを備える。 - 特許庁

To provide an on-chip test interface being integrated and always enabled which is used for verifying a function of high speed incorporated memory such as a synchronous dynamic random access memory(SDRAM) enabling performing a test with an existing tester having comparatively low operation speed (therefore, low cost), or the like.例文帳に追加

既存の比較的低速度の、（よって低コストの）テスタでテストを行なうことを可能にする、シンクロナスダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）などの高速組込みメモリの機能を検証するために用いる、統合され常に可能化されたオンチップテストインターフェイスを提供する。 - 特許庁

To avoid wasting of functions of an external device when of selecting a fixed assignment system by making number of links assigned to each external device variable, in matching with an interface specification with the external device with respect to an synchronous transfer mode(STM) switch used for an exchange.例文帳に追加

本発明は、交換機の中に用いられるＳＴＭ（同期転送モード）スイッチに関し、外部装置とのインタフェース仕様に合わせて各外部装置に割り当てるリンク数を可変できるようにして、固定割り当て方式時の外部装置の機能の無駄を回避すことを目的とする。 - 特許庁

This multiconnection interface circuit comprises a synchronous communication circuit 115, an asynchronous communication circuit 125, a first connector 130, a second connector 131, a plurality of driver/receiver pairs 103/104, 107/108, 110/111, 118/119, 120/121, and signal route changeover switches 114, 116, 117, and 124.例文帳に追加

同期式通信用回路１１５、非同期式通信用回路１２５、第１コネクタ１３０、第２コネクタ１３１、複数のドライバ／レシーバ対１０３／１０４、１０７／１０８、１１０／１１１、１１８／１１９、１２０／１２１、信号ルート切替スイッチ１１４、１１６、１１７、１２４により構成される。 - 特許庁

A memory card interface controller 3 transmits the clock signal to the memory card 10, imports readout data from the memory card synchronously to the clock signal and the import of the readout data can be selected either synchronous with the rising or the falling of the clock signal.例文帳に追加

メモリカードインタフェースコントローラ（３）は、メモリカード（１０）にクロック信号を送信して前記メモリカードからの読み出しデータを前記クロック信号に同期して取り込み、前記読み出しデータの取り込みを前記クロック信号の立ち上り同期で行なうか立ち下がり同期で行うかが選択可能である。 - 特許庁

The interface conversion apparatus for interconnecting a synchronous channel to the asynchronous channel through packet communication transmits at least one dummy packet and packets to be retransmitted, or transmits a plurality of the same packets to be retransmitted when receiving a NAK packet due to a packet loss and re-transmitting packets.例文帳に追加

同期回線とパケット通信を行う非同期回線とを相互接続するインタフェース変換装置であって、パケット消失によるＮＡＫパケットを受信してパケット再送を行う際には、少なくとも１つのダミーパケットと再送すべきパケットとを送信するか、又は再送すべき同一のパケットを複数送信する。 - 特許庁

This system includes an enable button on the public information web site, a pop-up window which is provided by a private information storing part provider in response to the enable button on the public information web site, and a synchronous interface transfer button on the pop-up window which beings to transfer the public information to a private information storing part.例文帳に追加

このシステムは、公開情報ウエブ・サイト上のイネーブルボタン、公開情報ウエブ・サイト上のイネーブルボタンに応答してプライベート情報ストア部プロバイダーによって提供されるポップ・アップ・ウインドウ、および公開情報のプライベート情報ストア部への転送を開始するポップ・アップ・ウインドウ上の同期インターフェース転送ボタン、を含む。 - 特許庁

When the signal conversion trunk A receives start information of a line circuit interface sent from the exchange 1, the signal conversion trunk B transmits start information of a synchronizing system signal from a synchronizing system signal transmission circuit 12 to a synchronizing command terminal 3 and the synchronous command terminal designated by the exchange 1 side is started.例文帳に追加

交換機１から送出されたライン回路インタフェースの起動情報が信号変換トランクＡで受信されると、信号変換トランクＢは同期式信号送出回路１２から同期式指令端末３へ同期式信号の起動情報を送出し、交換機１側で指定された同期式指令端末が起動する。 - 特許庁

Only when a CPU 501 accesses a synchronous ROM 503 at first after supplying power to a mode register in a gate array 502 corresponding to the ROM 503 and starting system reset processing, an operable value is set up in the mode register for the ROM 503 by an interface included in the gate array 502.例文帳に追加

シンクロナスＲＯＭ５０３に対するゲートアレイ５０２内のモードレジスタに電源投入後、システムリセット立ち上がり後、ＣＰＵ５０１が最初にシンクロナスＲＯＭ５０３にアクセスするときのみにシンクロナスＲＯＭ５０３のモードレジスタに動作可能な値をゲートアレイ５０２内のインタフェースでセットする構成を特徴とする。 - 特許庁

The two-chip/single-die switching device architecture includes an internal memory storage block on the single-die, an external memory storage interface to a double data rate synchronous dynamic random access memory (DDR SDRAM), an external memory manager, and a packet data transfer engine effecting packet data transfers between an internal memory store and the external DDR SDRAM memory.例文帳に追加

この２チップ／単一ダイの交換装置アーキテクチャは、単一ダイ上の内部記憶装置ブロック、ダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＤＤＲ ＳＤＲＡＭ）への外部記憶装置インタフェース、外部記憶装置マネージャ、及び内部記憶装置と外部ＤＤＲ ＳＤＲＡＭ記憶装置との間でパケット・データの転送を実行するパケット・データ転送エンジンを含む。 - 特許庁

A DS3 interface circuit 21 terminates a DS3 signal from a signal received from a DS3 network and subjected to ATM mapping and an ATM CELL extract circuit 22 extracts an ATM cell from the resulting signal, an ATM CELL/North American new synchronous SONET STS mapping section 23 maps the ATM CELL on a SONET frame and transmits the resulting frame to the SONET network.例文帳に追加

ＤＳ３ネットワークから入力された、ＡＴＭマッピングの行われた信号は、ＤＳ３インターフェース回路２１において、ＤＳ３信号が終端された後、ＡＴＭ ＣＥＬＬ抽出回路２２でＡＴＭセルが抽出され、ＡＴＭ ＣＥＬＬ／北米新同期ＳＯＮＥＴ ＳＴＳマッピング部２３において、ＡＴＭセルがＳＯＮＥＴフレームにマッピングされ、ＳＯＮＥＴネットワークに送出される。 - 特許庁