In this case, Mi is K-bit integer, Li is (N-K) bit integer, Mi×2N-K+Li=Ri and -2N-K/2≤Li<N-K/2.例文帳に追加

その後、グレイ値Ｒ_iは、最上位部Ｍ_iと最下位部Ｌ_iに分割されるが、ここで、Ｍ_iはＫビット整数であり、Ｌ_iは（Ｎ−Ｋ）ビット整数であり、Ｍ_i×２^N-K＋Ｌ_i＝Ｒ_iおよび−２^N-K／２≦Ｌ_i＜２^N-K／２である。 - 特許庁

The function SSn makes character set Gn (n=2 or 3) the current one for the next character only (regardless of the value of its high order bit).発音を聞く 例文帳に追加

ファンクション SSn は(最上位ビットの値にかかわらず)次の文字のみ文字集合を Gn (n=2 または 3)に設定する。 - JM

Interconnection in the logical cells and interconnection between the logical cells are constituted only of upper n interconnect layer (n<m).例文帳に追加

論理セル内の配線および論理セル間の配線を、上位ｎ層の配線層（ｎ＜ｍ）のみを用いて構成する。 - 特許庁

The number p of bits of the logarithmic conversion high-order bit string D is set from relation of n=2^P based on the number n of bits of the inputted data B^ here.例文帳に追加

ここで、入力データＢのビット数ｎに基いて、ｎ＝２^ｐの関係から対数変換上位ビット列Ｄのビット数ｐを設定する。 - 特許庁

A first encoded data of higher N bits and a second encoded data of lower N bits for a M-bit video signal are transmitted.例文帳に追加

Ｍビットの映像信号の上位Ｎビットの第１符号化データと、下位Ｎビットの第２符号化データを伝送する。 - 特許庁

The scramble key buffer 61 sets an n-p bit pseudo random number supplied from a random number output device in higher-order n-p bits and combines the n-p bit with a lower-order fixed value to generate an n-bit scramble key.例文帳に追加

スクランブル鍵バッファ６１は、乱数出力器から供給されたｎ−pビットの疑似乱数をレジスタの上位のｎ−ｐビットに設定し、下位の固定値と合わせてｎビットのスクランブル鍵を生成する。 - 特許庁

In the case of extending data 1 in m-bit into data 2 in n-bit (n>m), data in lower-order (n-m) bits of the data 2 are made equal to data in higher-order (n-m) bits of the data 1.例文帳に追加

ｍビットのデータ１をｎビット（ｎ＞ｍ）のデータ２に拡張する際に、データ２の下位ｎ−ｍビットのデータをデータ１の上位ｎ−ｍビットのデータと同じにする。 - 特許庁

Since an upper layer packet N+1 can not transmit its all fragmented packets within the time T, an interruption flag is written in the fragmented packets of the succeeding upper layer packet N+2.例文帳に追加

上位層パケットＮ＋１は、エラーにより、その全ての断片化パケットを時間Ｔ内に送信することができなかったので、次の上位層パケットＮ＋２の断片化パケットに中断フラグが書き込まれる。 - 特許庁

When upper component values from a topmost digit to n+1 digit among an addition/subtraction result in the calculation digit number n+m become zero about addition/subtraction inside the calculation expression, a CPU 20 performs correction to make an addition/subtraction result in the calculation digit number n zero.例文帳に追加

そして、ＣＰＵ２０は、計算式中の加減算について、計算桁数ｎ＋ｍでの加減算結果のうち最上位桁からｎ＋１桁までの上位成分値が０になった場合に、計算桁数ｎでの加減算結果を０とする補正を行う。 - 特許庁

A quasi multi-gradation forming section 2 is provided to output, as the output data D2, the higher n bits of data D1, obtained by adding a noise pattern to the higher n bit data of input m-bit signals D0 with respect to an integer m which is equal to or larger than 9, and n which is larger than 8 and less than m.例文帳に追加

９以上の整数ｍおよび８以上ｍ未満の整数ｎに対し、ｍビットの入力信号Ｄ０の上位ｎビットデータにノイズパターンを付加して得られるデータＤ１の上位ｎビットを出力データＤ２として出力する、擬似多階調化部２を設ける。 - 特許庁

The emergency information from the first S/N comparison unit 7 is transmitted to a second S/N comparison unit 8 of the upper rank wireless base station through an S/N circuit 9, the control unit 16 of the upper rank wireless base station switches a connection switching unit 3, and makes the signal output circuit 4 connect to a lower rank wireless base station.例文帳に追加

第１のＳ／Ｎ比較部７からの緊急情報は、Ｓ／Ｎ回線９を介して上位無線基地局の第２のＳ／Ｎ比較部８にも伝送され、上位無線基地局の制御部１６は接続切替部３を切り替えて信号出力回線４を下位無線基地局に接続させる。 - 特許庁

To provide an N-up print control system realizing N-up print by a method wherein a printer performs N-up of print data for 1-up being transmitted from a host unit.例文帳に追加

上位装置が送信する１アップ用の印刷データを、印刷装置においてＮアップ化し、Ｎアップ印刷を実現することが可能なＮアップ印刷制御方式を提供する。 - 特許庁

A register string 2 for generating a reference voltage Vref to be compared with an analog input signal Vin is folded (n) times or multiple times corresponding to a number (n) of high-order bits of an output bit ADB of the relevant ADC.例文帳に追加

アナログ入力信号Ｖinと比較する基準電圧Ｖref を生成するレジスタストリング２が、当該ＡＤＣの出力ビットＡＤＢの上位ビット数ｎに対応して２^n 回もしくはその倍数回折り返されている。 - 特許庁

First and second input buffer circuits receive N least significant bits (N is any natural number) and N most significant bits respectively out of M bit data inputted through input/output pins.例文帳に追加

第１、第２入力バッファ回路は、前記入出力ピンを通じて入力されたＭビットデータのうち、Ｎ個の下位ビット（Ｎは自然数）、Ｎ個の上位ビットを各々受け入れる。 - 特許庁

An adder adds the valid signal expressed by N-bits and a noise signal from the noise generation means 2, which is expressed by N-bits.例文帳に追加

有効な信号とノイズ信号を加算器によって合計し、加算の結果得られた信号の、上位のMビット、MはNより小さい、をデジタル・アナログ変換器でアナログ信号に変換する。 - 特許庁

Then, in the second and subsequent A/D conversion processing, A/D conversion processing is not performed for high-order n bits of the N-bit digital value obtained in the first A/D conversion processing and it is left fixed, and A/D conversion is started from the low-order bits equal to or lower than the (N-n)th bit, that is, from the middle of the bits.例文帳に追加

そして、２回目以降のＡ／Ｄ変換処理では、１回目のＡ／Ｄ変換処理で得たＮビットのデジタル値の上位ｎビットについてはＡ／Ｄ変換処理を行わずにそのまま固定とし、（Ｎ−ｎ）ビット以下の下位ビットから、即ちビットの途中からＡ／Ｄ変換を開始する。 - 特許庁

A mantissa part is stored in an U bit at a higher order side of a bit field of N bit (N≥(U+L)) with a fixed point numeric value, and an exponent part is stored in an L bit at a lower order side with an integer, when a is the mantissa part and n is the exponent part in an actual number x represented by a*(2^n).例文帳に追加

実数ｘをａ＊ （２＾ｎ）と表した時のａを仮数部、ｎを指数部としたときに、Ｎビット（Ｎ≧（Ｕ＋Ｌ））のビットフィールドの上位側のＵビットに仮数部を固定小数点数値で格納し、下位側のＬビットに指数部を整数で格納する。 - 特許庁

An m-bit digital signal is segmented in units of n-bit (n≤m/2) in a range from the least significant bit to the most significant bit, an n-bit digital signal for each unit is converted into a first voltage or a second voltage for each bit, and the voltages are each applied to n first capacitors.例文帳に追加

ｍビットのデジタル信号を最下位ビットから最上位ビットまでｎビット（ｎ≦ｍ／２）毎の単位で区切り、各単位のｎビットのデジタル信号を各ビット毎に第１電圧又は第２電圧に変換し、これらの電圧をそれぞれｎ個の第１コンデンサに印加する。 - 特許庁

Then, higher-order n bits of an N-bit digital value obtained in the first A/D conversion processing are fixed without A/D conversion in second or the subsequent A/D conversion processing, and A/D conversion is started from a low-order bit equal to or lower than the (N-n) bit, or from an intermediate bit.例文帳に追加

そして、２回目以降のＡ／Ｄ変換処理では、１回目のＡ／Ｄ変換処理で得たＮビットのデジタル値の上位ｎビットについてはＡ／Ｄ変換処理を行わずにそのまま固定とし、（Ｎ−ｎ）ビット以下の下位ビットから、即ちビットの途中からＡ／Ｄ変換を開始する。 - 特許庁

A storage device is provided with (n+1) physical storage areas, in which m data storage areas are included in each physical storage area and the writing, reading, erasing, etc. of data can be collectively performed, rearranges a series of data inputted from a master host as writing data, separates and stores these series of data in n pysical storage areas.例文帳に追加

m個のデータ記憶エリアを有し、データの書き込み、読み出し、消去等が一括して行われる物理記憶領域をn+1個具備し、上位ホストから書き込みデータとして入力される一連のデータを並び替えて、それら一連のデータをn個の物理記憶領域に分離して格納する。 - 特許庁

Furthermore, remaining fingers are assigned with paths exceeding finger thresholds except the upper N assigned paths preferentially from those having larger correlation values.例文帳に追加

さらに、割り当てた上位Ｎ個のパス以外でフィンガ閾値を越えたパスを、相関値の大きいものから優先的に残りのフィンガに割り当てる。 - 特許庁

From a correlation component area in the DFT-subjected composite Fourier image data (correlation data), n pixels which are higher in correlation component strength are extracted.例文帳に追加

ＤＦＴを施した合成フーリエ画像データ（相関データ）の相関成分エリアより相関成分の強度が高い上位ｎ画素を抽出する。 - 特許庁

The position of the abutting part 46 is within the range starting from a highest point N of the transfer belt 24 to the upstream of the cleaning blade 32.例文帳に追加

当接部分４６の位置は、転写ベルト２４の最上位点Ｎからクリーニングブレード３２の上流側の範囲である。 - 特許庁

A finger managing section 104 assigns upper N paths having large correlation values to a finger for each linked cell.例文帳に追加

フィンガ管理部１０４は、リンクしているセル毎に相関値の大きなパス上位Ｎ個をフィンガに割り当てる。 - 特許庁

The data held is upper n bits of lower digit data dropped from the general purpose registers out of the data from the operation.例文帳に追加

保持されるデータは、演算処理の結果得られたデータのうち、汎用レジスタに保持されない下位桁のデータの上位ｎビットである。 - 特許庁

An antenna switch 12, a reader/writer 13 and a host device 14 are sequentially connected to the antennas 11_-1-11_-n.例文帳に追加

アンテナ１１_−１〜１１_−ｎには、アンテナ切替器１２、リーダライタ装置１３及び上位装置１４が順次接続されている。 - 特許庁

Therefore, the emergency information output from the first S/N comparison unit 7 is transmitted to a center device through the upper rank wireless base station.例文帳に追加

従って、第１のＳ／Ｎ比較部７から出力された緊急情報が上位無線基地局を経て中央装置にまで伝送される。 - 特許庁

The question recommendation means, when the user's identifier is given, selects the identifier of the question of the N high-order recommendation scores of the recommendation score storing means as a recommended question.例文帳に追加

ユーザの識別子が与えられると、推薦スコア記憶手段の上位Ｎ件の推薦スコアの質問の識別子を推薦質問として選択する。 - 特許庁

The 6th bit (Data 2) from the high-order of input data in 8 bits and the LSB (Data 0) can be replaced with each other to provide an output of data (Data 7, 6, 5, 4, 3', 2') with N (6) bit gradation.例文帳に追加

入力８bitの上位から６bit目（Data2)とＬＳＢ（Data0）との入替を可能とし、Ｎ（６）bit階調のデータ（Data7、6、5、4、3’、2’）を出力する。 - 特許庁

A timing control circuit performs a series of the control iteratively 2^k times and a high-order (n)-bit output of the second binary counter is fetched.例文帳に追加

タイミング制御回路は、この一連の制御を２^ｋ回繰り返して行い、第２のバイナリカウンタの上位ｎビット出力を取り込む。 - 特許庁

To provide the technology of extracting higher-order N keys with respect to designated items by means of a memory with a small size and estimating the cardinality with respect to the keys.例文帳に追加

小サイズメモリで指定項目に対する上位Ｎキーを抽出し、同キーに対する異なり数を推定する技術を提供する。 - 特許庁

A sample/hold circuit 11-1 and stages 11-2-11-k are connected in cascade to determine upper N bits.例文帳に追加

サンプルホールド回路１１−１とステージ１１−２〜１１−ｋは縦列接続され、上位Ｎビットを決定する。 - 特許庁

To extract top (m) pieces of data fast after rearranging an all-order set consisting of (n) pieces of data in decending or ascending order.例文帳に追加

ｎ個のデータから構成された全順序集合を降順又は昇順に並べ替えたのちの上位のｍ個のデータを高速に抽出する。 - 特許庁

Values of N and K are determined variably by the base station, and notified from the base station to the user terminal by signaling of a higher layer.例文帳に追加

Ｎ、Ｋの値は、基地局によって可変的に決定され、上位レイヤのシグナリングによって基地局からユーザ端末に通知される。 - 特許庁

The count value H by an upper bit counter part and the count value L by a lower bit counter part are connected to be made into N bit digital data.例文帳に追加

上位ビットカウンタ部でのカウント値Ｈと下位ビットカウンタ部でのカウント値Ｌとを繋ぎＮビットデジタルデータにする。 - 特許庁

The stored data ranked in the top (n) are extracted one by one and compared, and the data are displayed emphatically.例文帳に追加

この上位ｎ位までの保存したデータから１件ずつ取り出して比較し、そのデータの表示を強調表示にする。 - 特許庁

A series of positions x_1, x_2...x_n on a track, on which the laser beam 12 moves are preliminarily calculated by a host computer 20, and galvanoscanners 14 and 16 are controlled by the series of positions x_1, x_2...x_n calculated by the host computer 20.例文帳に追加

予め上位計算機２０で、レーザビーム１２の移動軌跡上の一連の位置ｘ_１,ｘ_２・・・ｘ_ｎを計算し、該上位計算機２０で計算された一連の位置ｘ_１，ｘ_２・・・ｘ_ｎにより、ガルバノスキャナ１４、１６を制御する。 - 特許庁

Then an Nbest determination part 413 finds N high-order optimum pulses having minimum distortion by using A*(A star) search algorithm and a registered phoneme determination part 415 selects registered phonemes to be registered in the phoneme dictionary 206 in the frequency order out of the N high- order optimum pulses and registers them in the phoneme dictionary.例文帳に追加

次にＮbest決定部４１３により、Ａ*（エースター）探索アルゴリズムを用いて歪が最小となる上位Ｎ通りの最適パスを求め、登録素片決定部４１５は上位Ｎ通りの最適パスから、その頻度順に素片辞書２０６に登録する登録素片を選び出し、それを素片辞書に登録する。 - 特許庁

Then the encoder is provided with a higher-order encoder section 109 that outputs a higher-order n/2 bits with respect to the input of the n-th power of 2 bits and a lower-order encoder section 110 that outputs a lower-order n/2 bits, with respect to the input of the n-th power of 2 bits.例文帳に追加

そして、この際におけるエンコーダは、２のｎ乗ビットの入力に対して上位ｎ／２ビットを出力する上位エンコーダ部１０９と、２のｎ乗ビットの入力に対して下位ｎ／２ビットを出力する下位エンコーダ部１１０とを備えている。 - 特許庁

A counter part is divided into a counter part of lower M bits which operates by a high speed clock CK 1 and a counter part of upper "N-M" bits which operates by a low speed clock CK 2 obtained by performing 2^M division of the high speed clock CK1 and the respective counter parts of lower M bits and upper "N-M" bits are selectively operated.例文帳に追加

高速クロックＣＫ１で動作する下位Ｍビットのカウンタ部と高速クロックＣＫ１を２＾Ｍ分周した低速クロックＣＫ２で動作する上位“Ｎ−Ｍ”ビットのカウンタ部に分け、下位Ｍビットと上位“Ｎ−Ｍ”ビットの各カウンタ部を選択的に動作させる。 - 特許庁

Constitutionally, any one of the door control parts of a set of N is connected to a controller on the same host side via the circuit 4, and the respective door control parts drive the corresponding electric locks #1-#N in timing of reception of an enabling signal for the locking/ unlocking operations, so as to lock/unlock the locker doors.例文帳に追加

Ｎ個の扉制御部は、上位通信ドライバ回路４を介して、いずれも同じ上位側のコントローラと接続され、それぞれが施解錠動作の許可信号を受信したタイミングで、対応する電気錠を駆動してロッカー扉を施解錠するように構成されている。 - 特許庁

When the host device 10, 20 or 30 accesses the LU, the upper device is identified from the N_Port_Name information included in the access command thereof and the inputted information, and compared with information as to whether the host device can access the LU or not.例文帳に追加

そして上位装置１０、２０、３０がＬＵにアクセスしてきたときに、このアクセスコマンドに含まれるＮ＿Ｐｏｒｔ＿Ｎａｍｅ情報と入力した情報から上位装置を特定し、上位装置がそのＬＵにアクセス可能であるかの情報と比較する。 - 特許庁

And when the access is made to the LU by the host devices 10, 20, 30, the host device is specified from the N-Port-Name information to be included in this access command and the inputted information and compared with information about whether the host device is accessible to the LU or not.例文帳に追加

そして上位装置１０、２０、３０がＬＵにアクセスしてきたときに、このアクセスコマンドに含まれるＮ＿Ｐｏｒｔ＿Ｎａｍｅ情報と入力した情報から上位装置を特定し、上位装置がそのＬＵにアクセス可能であるかの情報と比較する。 - 特許庁

A microprocessor 42 of a memory control device 40 can receive an input of N_Port_Name information capable of clearly identifying the host devices 10, 20 and 30, and an input of information as to which LU each host device can access.例文帳に追加

上位装置１０、２０、３０を一意に識別できるＮ＿Ｐｏｒｔ＿Ｎａｍｅ情報及び各上位装置がどのＬＵにアクセス可能であるかの情報の入力を、記憶制御装置４０のマイクロプロセッサ４２は受ける事ができる。 - 特許庁