f=fsの英語

The bi-phase scan clocks SC1, SC2 of F/Fs 2, 4 are set so that the F/Fs 2, 4 become through, thus enabling signals to pass through from F/F2 to F/F4 in the above circuit.例文帳に追加

Ｆ／Ｆ２，４の２相スキャンクロックＳＣ１，ＳＣ２をＦ／Ｆ２，４がスルーになるように設定することで、上記の回路ではＦ／Ｆ２からＦ／Ｆ４まで信号がスルーで通るようになる。 - 特許庁

A counter load signal (j) is prepared by F/Fs 23, 24 and an NAND gate 25 to be input to a counter 26.例文帳に追加

Ｆ／Ｆ２３，２４とＮＡＮＤゲート２５とにて、カウンタロード信号ｊを作成してカウンタ２６に入力する。 - 特許庁

To provide a low-power-consumption testing circuit that can reduce power consumption at the time of testing semiconductor devices by using scanning F/Fs.例文帳に追加

この発明は、スキャンＦ／Ｆを使用した半導体装置のテストにおいて、消費電力を低減した低消費電力テスト回路を提供することを課題とする。 - 特許庁

D-F/Fs 2 and 3 catch a sign that a coding error occurs because a phase of the clock signal 11 relatively deviates from a data signal 10.例文帳に追加

Ｄ−Ｆ／Ｆ２および３は、クロック信号１１の位相がデータ信号１０に対して相対的にずれることによって符号誤りが発生する前兆を捉える。 - 特許庁

Phase deviations Δθ1 and Δθ2 per bit are integrated with preceding θ+(n-1)Δθ at timings to respective channel bit rates by addition parts 1 and 2 and F/Fs 3 and 4.例文帳に追加

１ビット当たりの位相ずれΔθ１，Δθ２はそれぞれのチャネルビットレートに対するタイミングで、加算部１，２とＦ／Ｆ３，４とによって前回のθ＋（ｎ−１）Δθと積分される。 - 特許庁

To provide a logic circuit, a clock skew reduction system and a clock skew reduction method, allowing reduction of a clock skew between respective F/Fs, and allowing reduction of an area of a semiconductor chip to reduce power consumption of a semiconductor integrated circuit.例文帳に追加

各Ｆ／Ｆ間のクロックスキューを削減させ、半導体チップの面積を削減し、半導体集積回路の消費電力を削減する論理回路、クロックスキュー削減システム、及びクロックスキュー削減方法を提供する。 - 特許庁

After that, when the signal LC becomes an 'L' level, F/Fs 163, 164 and 165 are reset, the output of the NOR gate 167 becomes an 'H' level, the refresh request is inputted into a refresh pulse generating circuit 170 and a refresh enable signal RERF is outputted.例文帳に追加

その後ラッチコントロール信号LCが“L”レベルとなる時点でF/F163,164,165がリセットされ、NORゲート167の出力が“H”レベルとなり、リフレッシュ要求がリフレッシュ用パルス発生回路170に入力されてリフレッシュイネーブル信号RERFが出力される。 - 特許庁