「"除算回路"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

除算回路及び除算方法例文帳に追加

DIVISION CIRCUIT AND DIVISION METHOD - 特許庁

除算回路及び除算方法例文帳に追加

CIRCUIT AND METHOD FOR DIVISION - 特許庁

データ処理装置、除算回路および画像処理装置例文帳に追加

DATA PROCESSOR AND DIVIDING CIRCUIT AND PICTURE PROCESSOR - 特許庁

除算回路及びそれを用いた簡易復号器例文帳に追加

DIVISION CIRCUIT AND SIMPLE DECODER USING THE SAME - 特許庁

回路規模の小さい除算回路を提供する。例文帳に追加

To provide a division circuit with a small circuit scale. - 特許庁

アナログ乗、除算回路およびそれらを用いた電力装置例文帳に追加

ANALOG MULTIPLICATION AND DIVISION CIRCUITS, AND POWER DEVICE USING THEM - 特許庁

ハードウェア経費を削減することができる除算回路の提供。例文帳に追加

To provide a division circuit capable of reducing the hardware cost. - 特許庁

キャリア復調回路２０は、差動復調処理で用いる複素除算回路と、等化処理で用いられる複素除算回路とを共用化した１つの複素除算回路５６を備えている。例文帳に追加

The carrier demodulation circuit 20 is provided with a complex division circuit 56 sharing a complex division circuit used for differential demodulation processing and a complex division circuit used for equalization processing. - 特許庁

デジタル除算回路、および被除数と除数とから商を計算するための方法例文帳に追加

DIGITAL DIVISION CIRCUIT AND METHOD FOR CALCULATING QUOTIENT FROM DIVISOR AND DIVIDEND - 特許庁

除算回路を用いることなく、より自由度の高い平均化画素数の設定を可能とする。例文帳に追加

To set the averaged number of pixels with a high degree of freedom without using a division circuit. - 特許庁

そして、除算回路２５は第１及び第２の検波信号を割り算処理して変位測定結果を得る。例文帳に追加

A division circuit 25 provides a displacement measurement result by dividing the first and second detection signals. - 特許庁

本発明は、非常に簡単な構成により、乗算回路、除算回路を実現する。例文帳に追加

To provide a multiplication circuit and a division circuit each with very simple configuration. - 特許庁

アナログの第１除算回路１４２ｉおよび第２除算回路１４２ｑは、受信部１２０によって出力された位相に応じた電気信号を、受信部１２０によって出力された強度に応じた電気信号によって除算する。例文帳に追加

Analog first division circuit 142i and second division circuit 142q divide the electric signal, corresponding to the phase, output by the receiving unit 120 with the electric signal, corresponding to the intensity, output by the receiving unit 120. - 特許庁

第１ＡＤＣ１５０ｉおよび第２ＡＤＣ１５０ｑは、第１除算回路１４２ｉおよび第２除算回路１４２ｑによって除算された電気信号をデジタル変換する。例文帳に追加

A first ADC 150i and a second ADC 150q perform digital conversion upon the electric signal divided by the first division circuit 142i and the second division circuit 142q. - 特許庁

そして、除算回路１７は第１及び第２の検波信号を割り算処理して変位測定結果を得る。例文帳に追加

A division circuit 7 performs division processing of the first and second wave detection signals to obtain results of displacement measurement. - 特許庁

除算回路１３は、水平同期信号ＨＳとピクセルクロック信号ＣＬＫとの間の位相情報としてＮ２／Ｎ１を求めて出力する。例文帳に追加

The drive circuit 13 calculates N2/N1 as phase information between the horizontal synchronizing signal HS and the pixel clock signal CLK and outputs it. - 特許庁

可変電流源ＣＳ１３の出力電流Ｉｂが除算の除数となり、除算回路の出力電流Ｉｏｕｔは、除算の商となる。例文帳に追加

Output current Ib of the variable current source CS13 becomes a divisor of a division, and the output current Iout of the division circuit becomes a quotient of the division. - 特許庁

除算回路１１３は、入力端子１１１に入力された入力信号を、包絡線検波回路１１２の検波結果で除算する。例文帳に追加

A division circuit 113 divides the input signal input into the input terminal 111 by a detected result of the envelope detection circuit 112. - 特許庁

減算信号から周波数２ｆ_0の基本波成分Ａ_IIを抽出し、除算回路４４によって比（Ａ_2／Ａ_II）を求める。例文帳に追加

Fundamental wave component AII of a frequency 2f0 is extracted from the subtracted signal, and a ratio (A2/AII) is calculated by a subtraction circuit 44. - 特許庁

電子装置は、周期的な信号生成器と、これらの周期的な信号の周波数を乗算する周波数除算回路と、を備える。例文帳に追加

The electronic device of this invention is provided with a periodic signal generator and a frequency divider circuit that multiplies frequencies of the periodic signals. - 特許庁

除算回路８は、加算回路６の加算結果Ｄｓをカウント回路７のカウント値Ｃで除算して平均化し、補正画像データＤｏを得る。例文帳に追加

A divider circuit 8 divides a sum Ds of the adder circuit 6 by a count C of the count circuit 7 to average the sum and to obtain corrected image data Do. - 特許庁

右シフト回路と加算器で構成される除算回路で得られる除算結果の期待値に対する誤差を小さくすること。例文帳に追加

To reduce an error against the expected value of a division result to be obtained by a divider circuit constituted of right shift circuits and adders. - 特許庁

従来の除算回路における演算時間が遅い、又は回路規模が大きくなるといった問題を解決すること。例文帳に追加

To suppress such problem that a long time is required for arithmetic operation or a large scale circuit is necessary in a conventional dividing circuit. - 特許庁

出力されたそれぞれの信号は除算回路に入力され、ここで除算を行い{（ID1-ID2）/ max(ID1、ID2）}が出力される。例文帳に追加

The outputted signals are inputted to a dividing circuit, which performs division and outputs ((ID1-ID2)/max(ID1, ID2)). - 特許庁

参照テーブルを格段に小さくしながら、高精度の除算を行えるようにした除算回路を提供する。例文帳に追加

To provide a division circuit capable of performing highly precise division with a reduced look-up table. - 特許庁

移動平均フィルタａ６の出力信号Ｉ成分、Ｑ成分は夫々除算回路ａ１４、ａ１５に入力され、移動平均フィルタａ７の出力信号Ｐは除算回路ａ１４、ａ１５に入力され、除算出力信号（Ｉ／Ｐ）、（Ｑ／Ｐ）が二乗演算回路ａ１６に入力される。例文帳に追加

Output signals I components and Q components of a movement mean filter a6 are input into subtraction circuits a14, a15, respectively, and an output signal P of a move mean filter a7 is input to the subtraction circuits a14, a15, and subtraction output signals (I/P), (Q/P) are input into a square calculation circuit a16. - 特許庁

除算回路８−４においては、周波数補間回路８−３による補間結果を用いて伝送路歪み補償後の信号が生成され、除算回路２１−４においては、周波数補間回路２１−３による補間結果を用いて伝送路歪み補償後の信号が生成される。例文帳に追加

In a division circuit 8-4, a signal after transmission line distortion compensation is generated by using an interpolation result by a frequency interpolation circuit 8-3; and in a division circuit 21-4, a signal, after transmission line distortion compensation, is generated by using an interpolation result by a frequency interpolation circuit 21-3. - 特許庁

マトリクス要素記憶部１に格納されている行列次数ｎ、行番号ｍが繰返し除算回路２に与えられ、該繰返し除算回路２で除算処理された剰余が参照係数として階層参照係数記憶部３に格納される。例文帳に追加

A matrix order (n) and a row number (m) stored in a matrix element storing part 1 are repeatedly given to a division circuit 2, and a remainder repeatedly undergoing division processing in the circuit 2 is stored as a reference coefficient in a hierarchical reference coefficient storing part 3. - 特許庁

トランジスタの指数特性を用いて入力電流の除算を行う除算回路において、ベース電流の誤差を低減して、入力電流が大きく変化しても精度のよい出力電流を出力することが可能な除算回路を提供する。例文帳に追加

To provide a division circuit capable of outputting an accurate output current even if an input current changes largely by reducing the errors of a base current in a division circuit performing division of an input current by using index characteristics of a transistor. - 特許庁

除算回路８−４においては、周波数補間回路８−３による補間結果を用いて伝送路歪み補償後の信号が生成され、除算回路２１−４においては、周波数補間回路２１−３による補間結果を用いて伝送路歪み補償後の信号が生成される。例文帳に追加

In a division circuit 8-4, a signal after transmission line distortion compensation is generated using an interpolation result by a frequency interpolation circuit 8-3, and in a division circuit 21-4, a signal after transmission line distortion compensation is generated using an interpolation result by a frequency interpolation circuit 21-3. - 特許庁

許容誤差内の整数除算回路である信号処理装置はポインタ、第一の左シフタ、第二の左シフタ、減数器、乗数器、及び右シフタが含まれる。例文帳に追加

A signal processing apparatus, that is an integer division circuit with allowable error, includes a pointer, a first left shifter, a second left shifter, a subtractor, a multiplier, and a right shifter. - 特許庁

そして、イオン電流信号ＳＩION そのままの信号とＢＰＦ４１を介した信号とが対数変換器４２１，４２２及び差動増幅器４２３にて形成される除算回路４２にて除算され補正される。例文帳に追加

The signal of the ion current signal SIION as it is and the signal via the BPF 41 are divided and corrected by a division circuit 42 formed by logarithmic converters 421 and 422 and a differential amplifier 423. - 特許庁

乗除算回路１７は、第１電圧Ｖ１と第２電圧Ｖ２を乗算し、第３電圧Ｖ３で除算することにより、第４電圧Ｖ４を生成する。例文帳に追加

A multiplication/division circuit 17 multiplies the first voltage V1 and the second voltage V2 and divides the product by the third voltage V3 to generate a fourth voltage V4. - 特許庁

除数のスケーリングを行う高基数減算シフト方式かつ部分剰余に冗長二進表現を用いる除算回路において、スケーリングを簡略化し商生成を高速化する。例文帳に追加

To simplify scaling to quickly generate a quotient in a division circuit which adopts a high-base subtraction shift system, where scaling of a divisor is performed, and the redundant binary representation for a partial remainder. - 特許庁

セレクタ１０、変換回路１１及び除算回路１３によって、中央のサンプリングポイントＳ２を、近い方の隣接のサンプリングポイントに近づけるための補正データを作成し、加算器１２で加算する。例文帳に追加

By a selector 10, a conversion circuit 11 and a division circuit 13, correction data for bringing the sampling point S2 at the center closer to the closer adjacent sampling point are prepared and added in the adder 12. - 特許庁

ラッチ回路１０１〜１０９にラッチされた画像データは、乗算回路１１７〜１２５によって、ラッチ回路１１６にラッチされた乗数データと乗算され、加算回路１２６によって加算された後、除算回路１２７で除算される。例文帳に追加

Image data latched by latch circuits 101-109 are multiplied by multiplier data latched by a latch circuit 116 by multiplying circuits 117-125, and added by an adding circuit 126, and divided by a dividing circuit 127. - 特許庁

さらに、除算回路の出力信号をピーク検出回路からの信号に同期して抽出した信号が、本周波数オフセット検出装置の出力信号となる。例文帳に追加

Further, the signal obtained by extracting the output of the dividing circuit in synchronism with the signal from a peak detecting circuit is the output signal of this frequency offset detecting circuit. - 特許庁

乗算回路や除算回路を用いない演算処理を実現し、小さな回路規模で対応することができるダイナミックレンジスケール回路を実現する。例文帳に追加

To provide a dynamic range scale circuit which can solve the problem involved in the conventional dynamic range scale circuit by a small circuit scale by actualizing arithmetic processing using neither a multiplying circuit nor a dividing circuit. - 特許庁

Ｂ信号及びＢＥ信号は、測定時間設定回路６１に設定された時間Ｔ、カウンタ６２、６３で計数され、これら計数値が除算回路６４で割り算されて誤り率を表すＢＥＲ信号が得られる。例文帳に追加

Counters 62, 63 count the number of B and BE signals on the basis of a time T set by a measurement time setting circuit 61, a divider circuit 64 divides the counts to obtain a BER signal representing error rate. - 特許庁

アナログ除算回路７０は、両端電圧Ｖin１の積分値を両端電圧Ｖin２の積分値で除算した値に相当する電圧Ｖdivをホールド回路８０に出力する。例文帳に追加

An analog division circuit 70 outputs a voltage Vdiv, which corresponds to an integrated value of the both-end voltage Vin1 divided by an integrated value of the both-end voltage Vin2, to a hold circuit 80. - 特許庁

除算回路２９では、加算回路２７から入力された信号値の合計を、カウンタ２８から入力された、差がしきい値以下の画素の数で除算し、画像処理装置の出力とする。例文帳に追加

A division circuit 29 divides the total of signal values inputted from the addition circuit 27 by the number of pixels which are inputted from a counter 28 and whose difference is not higher than the threshold, so that the result is made to be an output of an image processor. - 特許庁

端子１１，１２からのＥ，Ｆ信号の差（Ｅ−Ｆ）および和（Ｅ＋Ｆ）を減算アンプ１３および加算アンプ１４で求め、除算回路２０で規格化されたプッシュプル信号ＮＰＰ＝（Ｅ−Ｆ）／（Ｅ＋Ｆ）を求める。例文帳に追加

The difference (E-F) between and the sum (E+F) of E and F signals from terminals 11 and 12 are found by a subtracting amplifier 13 and a summing amplifier 14 and a dividing circuit 20 finds a standardized push-pull signal NPP=(E-F)/(E+F). - 特許庁

出力端子１１５は、除算回路１１３の除算結果を、ＬＤ１０１が発する光束３１を変調するためのＬＤ変調信号として出力する。例文帳に追加

An output terminal 115 outputs the division result of the division circuit 113 as an LD modulation signal for modulating the luminous flux 31 emitted by an LD101. - 特許庁

また、ＰＳＤ１０１から出力された一対の出力電流Ｉa,Ｉbに基づいて、除算回路１０５によりＰＳＤ１０１の受光面上の光スポットの位置を表すＰＳＤ信号を外部に出力する。例文帳に追加

A PSD signal representing the position of the light spot on the light reception surface of the PSD 101 is outputted to the outside by a divider circuit 105 based on the pair of output currents Ia and Ib outputted from the PSD 101. - 特許庁

ＢＥ信号はカウンタ６２において所定の時間Ｔ計数され、該計数値は、除算回路６３において時間Ｔ中のビット総数により割り算されて誤り率を表すＢＥＲ信号が得られる。例文帳に追加

The BE signals are counted for prescribed time T in a counter 62, the counted value is divided by the total number of bits during the time T in a division circuit 63 and BER signals for indicating an error rate are obtained. - 特許庁