「"BL are"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

At this point of time, the bit lines BL, /BL are discharged by giving an equalizing signal EQ of the prescribed pulse width to a reset circuit 20.例文帳に追加

この時点で、リセット回路２０に所定パルス幅のイコライズ信号ＥＱを与えることにより、ビット線ＢＬ，／ＢＬを放電させる。 - 特許庁

Also, by setting a test mode, adjacent bit lines /BL are connected each other through a switch circuit 20j including an inverter 22j.例文帳に追加

また、試験モードの設定により、隣接するビット線／ＢＬ同士がインバータ２２_ｊを含むスイッチ回路２０_ｊを介して接続される。 - 特許庁

Folded type pairs of bit lines formed by bit lines BL, /BL are arranged corresponding to each column of a MTJ memory cell.例文帳に追加

ＭＴＪメモリセルの各列に対応して、ビット線ＢＬ，／ＢＬによって形成される折返し型のビット線対が配置される。 - 特許庁

A document image and its background border line BL are divided into sections and the tilt of the border line is detected, section by section.例文帳に追加

原稿画像と背景の境界線ＢＬを区間に分割し、各区間毎に境界線の傾きを検出する。 - 特許庁

Thereby, even when a word line WL and the bit line BL are short-circuited, the defective current flowing in the sense amplifier SA is reduced.例文帳に追加

これにより、ワード線ＷＬとビット線ＢＬがショートしている場合であっても、センスアンプＳＡに流れる欠陥電流が低減される。 - 特許庁

In the state of reading operation, with timing after the sense amplifier 11 is started and before the data line DL and the bit line BL are connected with each other by the switch 12, the additional capacity C1 and the bit line BL are connected with each other by the switch Qn7.例文帳に追加

読み出し動作状態において差動増幅型センスアンプ１１が起動された後であってカラム選択スイッチ１２によってデータ線ＤＬとビット線ＢＬとが接続される前に、容量制御スイッチＱｎ７によって付加容量Ｃ１とビット線ＢＬとが接続される。 - 特許庁

A fluoroscopic switch, a photographing switch and a foot switch for releasing a brake BL are provided on the floor near the place for installing the lower support part of the medical examination bed.例文帳に追加

検診台の下方の支持部の設置箇所に近い床に、透視用フットスイッチと、撮影用フットスイッチと、ブレーキ（ＢＬ）解除用フットスイッチとを設ける。 - 特許庁

U-shaped pillars 30 penetrating selection gate electrodes SGb, SGs and the control gate electrodes CG, each having one end connected to a source line SL and the other end connected to a bit line BL are arranged in the laminate.例文帳に追加

また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧを貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。 - 特許庁

All the pronunciation toys BL can be orderly housed into a housing case 1 when the pronunciation toys BL are arrayed in such a manner that their longitudinal directions abut the side SL of the housing case 1.例文帳に追加

発音玩具ＢＬの長手方向を収納ケース１の辺ＳＬに沿うようにして配列すると、全発音玩具ＢＬを収納ケース１に整然と収納することができる。 - 特許庁

The intersecting points B1 and B2 of the tangential lines of two inflection points C1 and C2 and the base line BL are detected and the distance between both intersecting points B1 and B2 is set to a peak width (w).例文帳に追加

そして、その２つの変曲点Ｃ１、Ｃ２のそれぞれにおける接線とベースラインＢＬとの交点Ｂ１、Ｂ２を検出し、両交点Ｂ１、Ｂ２間の距離をピーク幅ｗとする。 - 特許庁

The bit lines BL, /BL are connected respectively to data lines IO, /IO forming pairs of data I/O line DI/OP through column selecting gates CSG1-CSGm.例文帳に追加

ビット線ＢＬ，／ＢＬは、コラム選択ゲートＣＳＧ１〜ＣＳＧｍを介してデータＩ／Ｏ線対ＤＩ／ＯＰを形成するデータ線ＩＯ，／ＩＯとそれぞれ結合される。 - 特許庁

A memory cell array 1 has a hierarchical structure where bit lines BL are split from a main data line MDL and an inverting sense circuit 10 is inserted between the main data line MDL and the bit lines BL.例文帳に追加

メモリセルアレイ１は、メインデータ線ＭＤＬからビット線ＢＬが分岐された階層構造となっており、メインデータ線ＭＤＬとビット線ＢＬとの間に、反転センス回路１０が挿入される。 - 特許庁

Then high-concentration n-type impurity regions 151 which become parts of bit lines BL are formed on a substrate 10 by performing ion implantation by using regions including the regions of the memory gates MG and control gates CG as masks.例文帳に追加

次に、ＭＧ及びＣＧの領域を含めた領域をマスクとしてイオン注入し、基板１０上にビット線ＢＬの一部となる高濃度Ｎ型不純物領域１５１を形成する。 - 特許庁

First lines (BL) are formed successively over both ends of the memory cell array along the first axis, and are located partially in the second region and connected with first ends of the memory cells.例文帳に追加

第１配線（BL）は、第１軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、一部が第２領域内に位置し、複数のメモリセルの第１端と接続されている。 - 特許庁

In the bit line pair BLP, the bit lines BL and /BL are formed using different metallic wiring layers so as to hold a magnetic tunnel junction part MTJ in a vertical direction.例文帳に追加

ビット線対ＢＬＰは、ビット線ＢＬおよび／ＢＬは、異なる金属配線層を用いて、磁気トンネル接合部ＭＴＪを上下方向に挟むように形成される。 - 特許庁

The word lines WL and the bit lines BL are drawn out up to bit line contact areas 4 and word line contact areas 5 and electrically connected with probe mechanisms 100 in bit line contacts 6 and word line contacts 7.例文帳に追加

ワード線ＷＬ、ビット線ＢＬは、ビット線コンタクト領域４及びワード線コンタクト領域５まで引き出され、ビット線コンタクト６及びワード線コンタクト７においてプローブ機構１００と電気的に接続される。 - 特許庁

Dummy bit lines Dummy BL and Dummy/BL are arranged by setting a pitch equal to a pitch between bit lines in a memory cell array MCA outside a bit line BL0 arranged in the end of the memory cell array MCA.例文帳に追加

メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０の外側に、メモリセルアレイＭＣＡ内のビット線間のピッチと同一のピッチを空けて、ダミービット線ＤｕｍｍｙＢＬ及びＤｕｍｍｙ／ＢＬを配置する。 - 特許庁

Complementary second global bit lines (GBL, /GBL) for transmitting the data of a memory cell MC, read out through complementary bit lines (BL, /BL), are disposed above a memory cell array (BLock).例文帳に追加

相補性ビット線（ＢＬ、／ＢＬ）を通じて読み出されたメモリセルＭＣのデータを伝達する相補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリセルアレイ（ＢＬｏｃｋ）の上部に配置する。 - 特許庁

CPU bit line CPU-BL and RGB bit line RGB-BL are connected with a node N0 via N-type MOS transistors 154, 156, respectively.例文帳に追加

ノードＮ０にはＮ型ＭＯＳトランジスタ１５４、１５６を介してＣＰＵビットラインＣＰＵ−ＢＬ、ＲＧＢビットラインＲＧＢ−ＢＬと接続される。 - 特許庁

In addition, low-concentration n-type impurity regions (extension region) 152 which become parts of the bit lines BL are formed on the substrate 10 by performing ion implantation by again using the regions including the regions of the memory gates MG and control gates CG as masks.例文帳に追加

そして、再びＭＧ及びＣＧの領域を含めた領域をマスクとしてイオン注入することにより、基板１０上にビット線ＢＬの一部となる低濃度Ｎ型不純物領域（エクステンション領域）１５２を形成する。 - 特許庁

As a result, even when the heat treatment for crystallizing a capacitive insulating tantalum oxide film constituting the capacitor C is performed, film stress applied to the bit line BL is reduced and the disconnection and peel-off of the bit line BL are prevented.例文帳に追加

その結果、キャパシタＣを構成する容量絶縁膜である酸化タンタル膜の結晶化のための熱処理が行われても、ビット線ＢＬにかかる膜応力を低減することができ、ビット線ＢＬの断線や剥離を防止することができる。 - 特許庁

When the data read terminal of the memory cell MS1 and the bit line BL are conducted, a potential difference between the cell selecting terminal connected to the high-level word line WL and the data read terminal connected to the bit line BL to be increased is decreased.例文帳に追加

メモリセルＭＳ１のデータ読み出し端子とビット線ＢＬとが導通すると、ハイレベルのワード線ＷＬに接続されたセル選択端子と、上昇するビット線ＢＬに接続されたデータ読み出し端子の電位差が減少する。 - 特許庁

In a DRAM, bit lines/BL, BL are connected respectively to gates of N-channel MOS transistors 17, 18 of a read-gate 15, write-data bit lines WDL,/WDL are connected respectively to gates of N-channel MOS transistors 23, 24 of a write-gate 16.例文帳に追加

ＤＲＡＭにおいて、リードゲート１５のＮチャネルＭＯＳトランジスタ１７，１８のゲートにそれぞれビット線／ＢＬ,ＢＬを接続し、ライトゲート１６のＮチャネルＭＯＳトランジスタ２３，２４のゲートにそれぞれライトデータ線ＷＤＬ，／ＷＤＬを接続する。 - 特許庁

A black nozzle line BT and a black nozzle line BL are overlapped on each other in a range H2 and thereafter arranged separately from each other in a transport direction YJ1, and the separation distance D1 between the nozzle lines is set at a distance corresponding to a transport amount of a recording medium 11 when a transport roller 10 is turned an integral number of times.例文帳に追加

ブラックノズル列ＢＴと、ブラックノズル列ＢＬを範囲Ｈ２においてオーバーラップさせた上で、搬送方向ＹＪ１に離間して配置し、これらノズル列の離間距離Ｄ１を、搬送ローラー１０を、整数回、回転した場合における記録媒体１１の搬送量に対応する距離とした。 - 特許庁