「システムバス」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

この発明は、階層化された隣り合うカラムのグローバルビット線で同一ビットが構成され、同一ビットを構成する一方のグローバルビット線ＧＢに接続された書き込み・読み出し回路２（０）又は他方のグローバルビットＧＢに接続された書き込み・読み出し回路２（１）をマルチプレクサ３によりＣＰＵバス又はシステムバスに選択的に接続して構成される。例文帳に追加

One bit is composed of global bit lines of adjacent columns which are made hierarchical a write/read circuit 2(0) which is connected to one global bit line GB constituting the bit or a write/read circuit 2(1) which is connected to the other global bit GB is connected to a CPU bus or system bus selectively through a multiplexer 3. - 特許庁

本発明は、ポートリプリケータの接続／切離に応じ、コンピュータ本体内の特定コントローラをシステムバスに接続／切離制御する手段を有して、例えばＬＡＮ、プリンタ、マウス、ＡＣアダプタ等、すべてのＩＯを対象とした複数のケーブル接続をワンタッチ接続可能とした、ケーブル接続によるポートリプリケータ機能を実現することを課題とする。例文帳に追加

To realize a port replicator function through cable connection while the one action connection of plural cables for all IO such as an LAN, a printer, a mouse, and an AC adaptor by making a computer have a means for control ling the connection/disconnection of a specific controller in the computer main body to/from a system bus according to the connection/disconnection of a port explicator. - 特許庁

また、前段のＲＡＭ１５の大きさは、｛（後段のＲＡＭ１６のサイズ）＊８／（システムバスのビット幅）｝＊（システムクロック周期) ＋（ＤＭＡの最大待ち時間）≦（ＬＡＮフレーム間隔時間）＋（ＬＡＮコントローラ１１の有効データ抜出し時間）＋( 前段のＲＡＭ１５のサイズ) ＊｛（ＬＡＮクロック周期）＊（前段のＲＡＭ１５のｂｉｔ数／８）｝という計算式で算出される大きさとしている。例文帳に追加

The forestage RAM 15 has a size calculated, according to an expression ((post-stage RAM 16 size)*8/(which of system bus bit))*(system clock period)+(DMA maximum waiting time)≤(LAN frame interval time)+(effective data extraction time of LAN controller 11)+(prestage RAM 15 size)*((LAN clock period)*(prestage RAM 15 bit number/8)). - 特許庁

バスアービタ１３は、ＯＮ状態のバス使用要求信号が供給されている間、ＤＭＡ動作イネーブル信号の状態を調べ、ＯＮ状態であればシステムバス１４の使用権をＤＭＡコントローラ１５に優先的に与え、メモリ１１と入出力装置１２の間で複数のブロックを継続してデータ転送させる。例文帳に追加

A bus arbiter 13 checks the state of a DMA operation enable signal while a bus use request signal in an on state is supplied, and preferentially applies the use right of a system bus 14 to a DMA controller 15 when the DMA operation enable signal is put in an on state in order to execute data transfer between a memory 11 and an input/output device 12 continuously across a plurality of blocks. - 特許庁

マイクロコンピュータ１２０及び第１のコネクタ１１０を備えた主回路基板１００と第２のコネクタ２１０を備えた副回路基板２００とを接続する制御装置において、主回路基板１００はマイクロコンピュータ１２０と第１のコネクタ１１０を接続するバスライン１２１をシステムバス又は入出力バスとして機能させるかを切り替えるバス機能切替部３０４を備える。例文帳に追加

In the controller for connecting a main circuit substrate 100 equipped with a microcomputer 120 and a first connector 110 with a sub-circuit substrate 200 equipped with a second connector 210, the main circuit substrate 100 is provided with a bus function switching part 304 for switching whether a bus line 121 connecting the microcomputer 120 with the first connector 110 functions as a system bus or an input/output bus. - 特許庁

モジュール４Ａは、出力バッファ１３を通してシステムバスに載せた送信信号ＴＸＤをコネクタの別のピンを通して送信リターン信号ＴＸＤ＿Ｒとして自モジュールに読み返す読み返し用入力バッファ１６と、送信リターン信号ＴＸＤ＿Ｒの変化が無くなり、この状態が設定時間だけ継続したときに送信異常と判定する監視回路１７を備える。例文帳に追加

In a device for bus connection/disconnection of modules, a module 4A includes a rereading input buffer 16 for rereading a transmission signal TXD fed to the system bus via an output buffer 13 into the module as a transmission return signal TXD_R via a different connector pin, and a monitoring circuit 17 for asserting a transmission anomaly if the transmission return signal TXD_R remains unchanged for a set time. - 特許庁

プラントデータを入出力するためのＩＯインターフェースアクセス方法として、制御プログラム５ａを実行中にプログラム実行部７からシステムバス４に接続されたＩＯインタフェース３内のプラントデータ３ａを直接アクセスする方法と、制御プログラム５ａの実行完了後の空き時間にプランの更新を一括して行う方法のどちらかを選択できるようにしたものである。例文帳に追加

Either a method for directly performing access from a program executing part 7 to plant data 3a in an IO interface 3 connected to a system bus 4 during the execution of a control program 5a or a method for performing the update of a plan in a batch at an idle time after the completion of the execution of the control program 5a is selected as an IO interface access method for inputting and outputting plant data. - 特許庁

マスタが使用するプロトコルによる信号を受信し、受信された信号を、スレーブのシステムバスが使用するプロトコルによる信号に変換するプロトコル変換回路と、前記プロトコル変換回路の出力信号を受信し、受信された信号を、前記スレーブが使用するプロトコルによる信号に変換するための変換回路と、を備えるプロトコル変換仲裁回路。例文帳に追加

This protocol conversion arbitration circuit is provided with a protocol conversion circuit for receiving signal by a protocol which a master uses, and converting the received signal into a signal by a protocol which a system bus being a slave uses, and a conversion circuit for receiving the output of the protocol conversion circuit and converting the received signal into a signal by the protocol to be used by the slave. - 特許庁

デジタル放送受信装置に対してＣＰＵ１０９からシステムバス１１５を通じてＥＥＰＲＯＭ１０７に書き込まれたユーザ固有の内部情報を読み出し、秘匿化した後、書き込み手段であるＳＤ Ｃａｒｄ装置１１２を用いて記録媒体であるＳＤ Ｃａｒｄにユーザ固有の情報を書き込み、ＥＥＰＲＯＭ１０７に書き込まれたユーザ固有の内部情報を削除する。例文帳に追加

User-specific inside information written for the digital broadcasting receiving set from a CPU 109 through a system bus 115 into an EEPROM 107 is read and concealed, then an SD Card device 112 as a writing means is used to write user-specific information into an SD Card as a recording medium, and the user-specific inside information written into the EEPROM 107 is deleted. - 特許庁

そして、バスアクセス調停手段は、さらに、前記複数の処理手段からのバスアクセス要求を調停結果に基づいてシステムバスに転送するバスインタフェース手段と、前記複数の処理手段それぞれの負荷状態を検出する状態検出手段と、前記状態検出手段による検出結果に基づいてバス調停アルゴリズムを実行し、前記バスインタフェース手段を制御する制御手段とを有している。例文帳に追加

The bus arbitration means has: a bus interface means transferring bus access requirement from the plurality of processing means to a system bus on the basis of an arbitration result; a state detection means detecting load states of the respective processing means; and a control means executing bus arbitration algorithm on the basis of a detection result by the state detection means, and controlling the bus interface means. - 特許庁

プロセッサ３００からのアンキャッシャブルライトがプロセッサリクエストバッファ１３０に保持されている場合に、そのプロセッサ３００に対するキャッシャブルリードのトランザクションがシステムバス４００に発行されたことをリクエスト制御回路１８０が検出すると、リトライ制御回路１６０がトランザクションのリトライを要求して、先行するアンキャッシャブルライトと後のキャッシャブルリードとの間で逆転が生じないように制御する。例文帳に追加

When uncachable write from a processor 300 is held in a processor request buffer 130 and a request control circuit 180 detects that a transaction for a cachable read to the processor 300 is issued to a system bus 400, a retrial control circuit 160 requests the transaction to be retried to perform control so that the precedent uncachable write and the following cachable read will not be inverted. - 特許庁

遊技機に組み込む遊技機制御用チップであって、ＣＰＵと、該ＣＰＵにつながるシステムバス上に設けられ、前記遊技機制御用チップ内部のチップ内部データを制御するデータ制御手段と、該データ制御手段から送られたチップ内部データと、内部アドレスバスの信号とを、切換えて外部端子を介して外部に出力する内部データ乗換制御手段と、を有し、前記ＣＰＵがプログラムを実行する動作に干渉しない期間を用いてチップ内部データを外部に出力する。例文帳に追加

Then, the in-chip data are outputted to the outside by using a period which does not interfere in the program executing operation of the CPU. - 特許庁

上記課題は、ソフトウェアのソースコードに含まれるデバッグ用にレジスタデータを出力させるデバッグ用記述文の位置で、システムバスを介することなく各ハードウェアブロックから直接入力されるレジスタデータのうち該デバッグ用記述文で指定されるレジスタアドレスのレジスタデータを選択するデータ選択部と、前記選択されたレジスタデータを蓄積する出力情報記憶部とを有することを特徴とするデバッグ回路により達成される。例文帳に追加

A debug circuit comprises a data selection unit that selects register data at a register address specified by a debug description sentence among register data directly input from each hardware block without passing through a system bus at a position of the debug description sentence, which outputs register data for a debug, included in a source code of software; and an output information storage unit that stores the selected register data. - 特許庁