「スキャンパス回路」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

集積回路中のフリップフロップを直列に連結したスキャンパスレジスタをＢＩＳＴ命令用メモリとし、アドレスデコーダからのアドレス指定信号によりフリップフロップを選択してＢＩＳＴ実行命令用プログラムデータを読み出す。例文帳に追加

A scan pass register in which flip-flops are connected in series in an integrated circuit is made to a memory for BIST command, a flip-flop is selected by an address specifying signal from an address decoder, and program data for BIST execution command is read out. - 特許庁

前記スキャンパス回路２３を構成する各フリップフロップＦ２〜Ｆ４の入力をスキャン入力Ｄ０に直結するセレクタＳ２〜Ｓ４を設け、全てのフリップフロップＦ１〜Ｆ４を一旦同じ値（全て「１」または「０」）に設定した後、シフト出力させることで、故障箇所の特定を行う。例文帳に追加

Selectors S2-S4 are provided to connect directly the inputs of the flip-flops F1-F4 constituting the scan path circuit 23 to an scan input D0, all the flip-flops F1-F4 are set once to the same value (1 or 0 in all), and are shift-output thereafter to specify a failure portion. - 特許庁

また、一方のバウンダリスキャンパスの出力端側に位置する途中のバウンダリスキャンセルのうちで、チップどうしを内部接続するバウンダリスキャンセルにデータ出力回路を設けるとともに、このデータ出力回路を設けたバウンダリスキャンセルと内部接続したバウンダリスキャンセルにデータ入力回路を設けた。例文帳に追加

A data output circuit is provided in a boundary scan cell for internal-connecting the fellow chips, out of the boundary scan cells in the midway positioned in an output terminal side of the boundary scan path in its one side, and a data input circuit is provided in the boundary scan cell internal-connected to the boundary scan cell provided with the data output circuit. - 特許庁

分離多重回路５には、テスト用外部端子８ＡからＩＣ１及びＩＣ２用のスキャンパステスト信号が多重化された外部入力信号が入力され、これを分離してスキャン制御回路３、１３に供給し、各スキャン制御回路３、１３からScanout信号を受け取り、これを多重化して外部端子８Ａを介して出力する。例文帳に追加

An external input signal multiplexed with the scan path test signal for IC1 and IC2 is entered from the external terminal 8A for the test into the separation multiplex circuit 5, separated and supplied to the scanning control circuits 3, 13, and Scanout signals are received from each scanning control circuit 3, 13, multiplexed and outputted through the external terminal 8A. - 特許庁

マルチチップパッケージ１は、テスト対象となる内部セルを含む集積回路ＩＣ１、ＩＣ２を有し、ＩＣ１は、テスト用外部端子８Ａに接続された内部入力端子７Ａ、これに接続された分離多重回路５、及び内部セルのスキャンパステスト信号を制御するスキャン制御回路３を有する。例文帳に追加

The multi-chip package 1 has integrated circuits IC1, IC2 including an internal cell which is a test object, and IC1 has an internal input terminal 7A connected to the external terminal 8A for the test, a separation multiplex circuit 5 connected thereto, and a scanning control circuit 3 for controlling a scan path test signal in the internal cell. - 特許庁

スキャンパス方式で設計した半導体集積回路内のフリップフロップ間のパスが通常動作モードおよびテスト動作モードの両モードにおいてホールド違反とならないようにフリップフロップ間のパスの遅延を最適化する半導体集積回路の遅延最適化方法に関し、遅延最適化処理時間の大幅な短縮化を図ることができるようにする。例文帳に追加

To largely shorten a delay optimization processing time regarding a delay optimizing method of a semiconductor integrated circuit optimizing delay of passes among flip-flops so that passes among flip-flops in the semiconductor integrated circuit designed with a scan pass method do not violate hold in both of a normal motion mode and a test operation mode. - 特許庁

組み合わせ回路１１，１２の入力側に、通常動作時にはタイミング調整を行い、デバイス診断時にはスキャンパスを形成して各組み合わせ回路１１，１２の動作を診断するためのスキャン診断用フリップフロップ（ＳＦＦ）２１，２３を設けると共に、層間接続部を有する信号配線１３があれば、この信号配線１３の入力側にもＳＦＦ２２を設ける。例文帳に追加

The input side of combinational circuits 11 and 12 is provided with flip flop (SFF) 21 and 23 for scan diagnosis for diagnosing the operation of each combinational circuit 11 and 12 by performing timing adjustment for a normal operation, and forming a scan path for device diagnosis, and when there is signal wiring 13 having an inter-layer connection part, the input side of signal wiring 13 is also provided with an SFF 22. - 特許庁

ＴＡＰはそのＴＡＰブロック内に、線形フィードバックシフトレジスタ、複数入力のシグニチャレジスタ、ステップカウンタ、シフトカウンタ、ステップ／シフトコントローラ及びＭＩＳＲマスクレジスタ等を含み、ＴＡＰ回路を用いてＢＩＳＴ試験パターンを自動的に作成すると同時にこれらをデジタル回路全体にわたる複数の並列スキャンパスへとロードすることが出来る。例文帳に追加

The TAP includes in its TAP block a linear feedback shift, register, a signature register with a plurality of inputs, a step counter, a shift counter, a step/shift controller, an MISR mask register, etc., and is capable of automatically creating BIST test patterns through the use of a TAP circuit and simultaneously loading them to a plurality of parallel scan paths over a whole digital circuit. - 特許庁

スキャンパステストの実行を示すテスト用クロック信号ＳＣＬＫから互いに重複せず順に立ち上がる（ｎ＋１）個のスキャンクロック信号ＳＣＫ（ｋ）を生成する多相クロック供給回路５０を設け、生成したスキャンクロック信号ＳＣＫ（ｋ）を（ｎ−１）個のスキャンフリップフロップＳＦＦと１個のスキャンフリップフロップＳＦＦ＊とに供給する。例文帳に追加

A multiphase clock supplying circuit 50 is installed, which generates a scan clock signal SCK (k) of (n+1) arising from the clock signal SCLK for test indicating implementation of scan path test, with no overlap mutually and in sequence, to supply the generated scan clock signal SCK (k) to scan flip-flop SFF of (n-1) and one scan flip-flop SFF*. - 特許庁

スキャンパステストの際、ユーザクロック（ＵＣＬＫ１〜ＵＣＬＫ３）ドメイン数よりも少ない数のテストクロックＳＣＬＫの端子を確保し、テストクロックライン上にテストクロックＳＣＬＫのパルスを伝播するか遮断するかを制御するテストクロック制御回路（ＴＣＬＫＣＴＬ）を備えている。例文帳に追加

In a scan path test, the semiconductor integrated circuit device is provided with the number of the terminals of a test clock SCLK which is fewer than the number of domains of user clocks (UCLK1 to UCLK3) and comprises a test clock control circuit (TCLKCTL) for controlling whether a pulse of the test clock SCLK is allowed to propagate through a test clock line or to be cut off. - 特許庁

スキャンパスによって接続するあるグループに属するスキャンフリップフロップと、別のグループに属するスキャンフリップフロップとの間に比較的大きなクロックスキューが発生するので、各グループの最後段のスキャンフリップフロップに、遅延回路を含むスキャンフリップフロップを適用する。例文帳に追加

Since a comparatively large clock skew occurs between the flip flop belonging to a prescribed group connected by the scan path and the scan flip flop belonging to the different group, the scan flip-flops including delay circuits are applied to the scan flip-flops in the final stages of the respective groups. - 特許庁

テスト信号を入力して発振信号を出力する検査用パルス発生回路１０と、テスト信号によって、外部入力信号であるデータ入力信号，スキャンモードコントロール信号，スキャン入力信号及びスキャンクロック信号の入力を遮断し、代わりに発振信号であるＣＬＫ信号およびＲＯＵＴ信号をスキャンパス回路２０に出力するデータセレクタ回路３１〜３５とで構成する。例文帳に追加

This circuit is composed of an inspection pulse generating circuit 10 for inputting a test signal and outputting an oscillation signal, and data selector circuits 31-35 for blocking inputs of a data input signal of an external input signal, a scanning mode control signal, a scan input signal and a scan clock signal by the test signal to output a CLK signal of the oscillation signal and an ROUT signal to a campus circuit 20. - 特許庁