「スキャンパス回路」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

スキャンパス法によるディレイテストを迅速に開始できるとともに高速且つ高精度な実行が可能なパルス発生回路を提供する。例文帳に追加

To provide a pulse generating circuit which begins delay test quickly through scan pass method and permits high-speed and high-accuracy execution. - 特許庁

アナログスキャン回路９５０および９６０はスキャンチェーン９５９により接続され、両者は一体化されたスキャンパスを形成する。例文帳に追加

The analog scan circuits 950, 960 are connected by a scan chain 959, and they form an integrated scan path. - 特許庁

スキャンパス上に故障があった場合にも、ロジックＢＩＳＴでの検査を可能にするための回路を提供する。例文帳に追加

To provide a circuit for performing an inspection in a logic BIST, and to provide a method for easily diagnosing a fault in the logic BIST using the circuit, even when a fault occurs on a scan path. - 特許庁

一方、入出力端子１Ｂは、セレクタ５Ｂを介してスキャンパス３_m+1 〜３_n と組み合わせ回路２に接続し、このスキャンパス３_m+1 〜３_n の出力側を、セレクタ６Ｂと３ステートバッファ７Ｂを介して入出力端子１Ａに接続する。例文帳に追加

The semiconductor integrated circuit connects the input and output terminal 1B to scan passes 3_m+1-3_n and the combination circuit 2 via a selector 5B, and connects the output side of the scan passes 3_m+1-3_n to the input and output terminal 1A via a selector 6B and a tristate buffer 7B. - 特許庁

入出力端子１Ａを、セレクタ５Ａを介してスキャンパス３_1 〜３_m と組み合わせ回路２に接続し、このスキャンパス３_1 〜３_m の出力側を、セレクタ６Ａと３ステートバッファ７Ａを介して入出力端子１Ｂに接続する。例文帳に追加

A semiconductor integrated circuit connects an input and output terminal 1A to the scan passes 3_1-3_m and a combination circuit 2 via a selector 5A, and connects an output side of the scan passes 3_1-3_m to an input and output terminal 1B via a selector 6A and a tristate buffer 7A. - 特許庁

本発明にかかる半導体集積回路は、スキャンパス回路を含む半導体集積回路であって、チップＩＤを秘密鍵Ａを用いて暗号化することにより生成された秘密鍵Ｂを格納する暗号化用データ格納部と、前記秘密鍵Ｂに基づいて前記スキャンパス回路の出力データを暗号化し、出力する暗号化回路と、を備える。例文帳に追加

A semiconductor integrated circuit including a scan path circuit includes an encryption data storage unit that stores a secret key B created by encrypting a chip ID with use of a secret key A, and an encryption circuit 104 that encrypts output data of the scan path circuit based on the secret key B and outputs the encrypted output data. - 特許庁

ハードマクロ回路に対する単体検査と前記ハードマクロの周辺回路の検査とをハードマクロを含む回路に対するスキャンパス検査として、両検査を一体化して試験できる回路構成を提供する。例文帳に追加

To provide circuit constitution capable of testing integrally both signal body inspection for a hard macro circuit and inspection for a peripheral circuit in the hard macro, as scan path inspection for a circuit including the hard macro. - 特許庁

スキャンパステスト時にメモリマクロセルでスキャンデータの伝搬が阻止されてしまうことを、簡単な回路で回避する回路検査装置、半導体集積回路およびメモリマクロセルを提供する。例文帳に追加

To provide a circuit inspection device, a semiconductor integrated circuit, and a memory macrocell, for circumventing a memory macrocell from stopping propagation of scan data in scan pass testing using a simple circuit. - 特許庁

異なるクロックドメインに属する回路間でデータの授受がある回路において、半導体集積回路のスキャンパスを用いてクロストークの影響を考慮した遅延試験を行うことができる。例文帳に追加

To perform a delay test while considering influences of crosstalk by using a scan path of a semiconductor integrated circuit in a circuit where data is exchanged between circuits belonging to different clock domains. - 特許庁

マスタラッチ部２１０とスレーブラッチ部２２０とからなるラッチ回路の後段にゲート回路２３０を設けて、スキャンパステスト用のフリップフロップ回路を構成する。例文帳に追加

In this flip-flop circuit for scan path test, a gate circuit 230 is provided in the following stage of a latch circuit comprising a master latch part 210 and a slave latch part 220. - 特許庁

ある論理回路の電源の供給が停止しても、他の論理回路のリーク電流を抑え、正確なスキャンパス試験及び通常運転を行うことができる多電源論理回路を提供する。例文帳に追加

To provide a multipower logic circuit which can restrain the leakage current of another logic circuit and perform an accurate scan-path test and a normal operation even supply of power in a certain logic circuit stops. - 特許庁

スキャンパス圧縮回路において、専用のリセット回路及びボード上の専用信号ピンを追加せずに、回路内のＦ／Ｆ（フリップフロップ）の初期化の時間短縮を行う。例文帳に追加

To reduce a time for initializing F/F (flip-flop) within a circuit, without adding a special reset circuit or a special signal pin on a board, in a scan path compressing circuit. - 特許庁

スキャン機能付フリップフロップ回路を直列接続してスキャンパスを構成したスキャンテスト回路において、クロックスキューの影響による回路の誤動作を防止する。例文帳に追加

To prevent malfunction of a circuit caused by influence of clock skew, in a scanning test circuit wherein a scan path is constituted by connecting in series flip-flop circuits with scanning function. - 特許庁

埋め込みコア１１とカスタムロジック部１２との間に、入力用レジスタおよび出力用レジスタで埋め込みコア１１テスト用のスキャンパス回路を構成するテスト用シフトレジスタ１３を備え、カスタムロジック部１２内のスキャンパス回路１２２の初段のフリップフロップとテスト用シフトレジスタ１３の最終段のフリップフロップとを接続する。例文帳に追加

Between a buried core 11 and a custom logic section 12, a test shift register 13 constituting a scan path circuit for testing the buried core 11 of an input register and an output register is provided, and the first stage flip-flop of a scan path circuit 122 in the custom logic section 12 is connected with the last stage flip-flop of the test shift register 13. - 特許庁

そして、スキャンパスから出力されるスキャン結果データと、他方のＲＡＭから読み出したスキャン出力期待値データとを半導体集積回路１の内部の比較回路６で比較する。例文帳に追加

Scan result data output from the scan path are compared with the scan output expected value data read out of an other RAM by a comparison circuit 6 inside the semiconductor integrated circuit 1. - 特許庁

入力選択回路は、スキャンパステストのテストデータと、メモリ回路から読み出した内部状態を示すデータとのうちの一方を選択してスキャンチェーンに供給する。例文帳に追加

An input selecting circuit selects one of test data of the scan path test and the data on the internal state read from the memory circuit, and supplies the selected data to the scan chain. - 特許庁

複数の機能マクロを装備する半導体集積回路において、より少ないテストパターンで短時間に半導体集積回路全体の故障検出が可能なスキャンパスの設計方法を得ること。例文帳に追加

To provide a scan path design method for detecting the failure of the whole semiconductor integrated circuit in a short period of time with less test patterns, in a semiconductor integrated circuit provided with a plurality of functional macros. - 特許庁

半導体集積回路内の被検査回路をテストするスキャンパス手法では製造不良を判定することはできても、製造不良箇所を特定することはできない。例文帳に追加

To solve the problem that manufacturing defect location cannot be specified even if manufacturing defect can be judged by a scan path method for testing a circuit to be inspected in a semiconductor integrated circuit. - 特許庁

次にスキャン回路配線処理（Ｓ１０５）によってスキャンパス回路の配線処理が行われ以後、レイアウト情報をもとにタイミング解析処理（Ｓ１０６）・レイアウトタイミング改善処理（Ｓ１０７）が行われる。例文帳に追加

Next, the wiring processing for the scanning path circuit is carried out by means of the wiring processing for the scanning circuit (S105), and a timing analysis processing (S106)/layout timing improvement processing (S107) is then carried out on the basis of the layout information. - 特許庁

ＦＦ３４より組み合わせ回路３５の入力を設定し、その動作結果をセレクタ３２により選択してＦＦ３３が繋がるスキャンパスを経て半導体集積回路３１の外部に出力する。例文帳に追加

The input of the combinational circuit 35 is set by an FF 34, and its operating result is selected by a selector 32 to be output to the outside of a semiconductor integrated circuit 31 via a scan path, to which an FF 33 is connected. - 特許庁

スキャンチェーンは、スキャンパステストのときに、第１回路に含まれる複数の第１フリップフロップと、第２回路に含まれる複数の第２フリップフロップとを鎖状に接続してシフトレジスタとして動作する。例文帳に追加

When performing a scan path test, a scan chain connects a plurality of first flip-flops included in a first circuit and a plurality of second flip-flops included in a second circuit in the form of a chain and operates as a shift register. - 特許庁

奇数個のインバータ回路２〜８はスキャンパスに対応するように直列接続され、各フリップフロップ回路にシフトモード信号を同位相で分配する。例文帳に追加

Odd number pieces of inverter circuits 2-8 are connected in series so as to correspond to the scanning path to distribute the shift mode signal to the respective flip-flop circuits in the same phase. - 特許庁

本発明は、スキャンパス回路、集積回路及び集積回路の検査方法に関し、特に大規模論理回路の集積回路に適用して、簡易な構成により短いテスト時間で論理回路を確実にテストすることができるようにする。例文帳に追加

To provide an inspection method of an integrated circuit capable of surely testing a logic circuit in a short test time with a simple structure by applying it particularly to an integrated circuit of a large-scale logic circuit, in relation to a scan path circuit, an integrated circuit and an inspection method of an integrated circuit. - 特許庁

スキャンテストのシフトモード時において、セレクタＳＥＬ１〜ＳＥＬ３は、データ入力端子４１〜４３からマクロセル２３のテストパターン用の入力信号を入力してマクロセル２３に供給するパスを選択すると共に、スキャン入力端子４４から入力されるスキャンパス用のテスト信号がユーザ論理回路中に配されるスキャンパス用レジスタＦＦ１〜ＦＦ６へ供給される。例文帳に追加

During a shift mode of a scanning test, selectors SEL1-SEL3 select the path of inputting an input signal for a test pattern of a macro cell 23 from data input terminals 41-43 and supplying it to the macro cell 23, and test signals for scan path inputted from scan input terminals 44 are supplied to registers FF1-FF6 for scan path arranged in a user logic circuit. - 特許庁

スキャン分離回路１０には、スキャンパスを構成するためのセレクタ１２とＦＦ１３に加えて、２本の信号線の内のいずれか一方を選択するセレクタ１１が設けられ、このセレクタ１１の入力選択信号ＳＬとして、テスト入力端子２からスキャンパスを介してＦＦ１３にラッチされた切替制御用のデータを用いる。例文帳に追加

The scan separation circuit 10 is provided with a selector 11 for selecting anyone out of the two signal lines, in addition to a selector 12 for constituting a scan path and an FF 13 therefor, and a switch controlling data latched by the each FF 13 from a test input terminal 2 via the scan path is used as an input selection signal SL of the selector 11. - 特許庁

対象回路は、スキャンパステスト時にシフトレジスタを形成してテストデータをシリアルに入出力する少なくとも１つのスキャンチェーンを備える。例文帳に追加

The object circuit includes at least one scan chain which forms a shift register in a scan path test and serially inputting and outputting test data. - 特許庁

コストを抑えながら、低速なテスターを用いて実質的に高速な動作速度においてスキャンパステストを実施することができる、スキャンテスト回路が組み込まれている半導体装置を提供する。例文帳に追加

To provide a semiconductor device in which a scan test circuit, which can perform a scan pass test at a substantially high speed using a low speed tester by suppressing a cost, is integrated. - 特許庁

サンプルホールド回路１０２は、スキャンパスの一部又は全体を構成し、ホールドされているデューティ比検証のための信号をスキャンクロック信号ＳＣＡＮＣＫによってスキャン出力ＳＣＡＮＯＵＴから出力する。例文帳に追加

The sample-hold circuit 102 configures a portion or all of scan paths, and outputs a signal held so as to verify the duty ratio from a scan output SCANOUT by a scan clock signal SCANCK. - 特許庁

１以上のスキャンパスは、状態値がそれぞれのノードにスキャンインまたはアウトされてもよいよう、複数の状態保持回路を直列に接続する。例文帳に追加

One or more scan paths connect the plurality of state holding circuits in series so that the state values may be scanned in or out to the respective nodes. - 特許庁

ＬＳＩテスタの電力制限やテスト環境での電源ノイズ制限に応じて、スキャンパス圧縮回路を用いたテストを可能にする技術を提供する。例文帳に追加

To provide a technology for enabling a test using a scan path compression circuit in response to a power limitation in an LSI tester and a power supply noise limitation in a test environment. - 特許庁

複数のパリティ情報生成要素はスキャンパスに結合され、状態保持回路によってそれらそれぞれのノードにて保持されたそれぞれの状態値を示すパリティ情報を生成するよう構成される。例文帳に追加

A plurality of parity information generation elements are coupled to the scan paths and configured to generate parity information showing the respective state values held in the respective nodes by the state holding circuits. - 特許庁

この構成により、誤動作のない動作マージンの大きいスキャンパス・テスト回路が可能となり、またスキャンテスト時の瞬時消費電流を削減できる。例文帳に追加

The scan pass test circuit having no malfunction and a large operating margin can be made by this configuration, and the instantaneous current consumption at the time of scan test can be reduced. - 特許庁

領域内接続順序決定部１０３は、配置領域分割部１０２によって分割された領域内のスキャンパス回路の接続順序をランダムに決定する。例文帳に追加

A regional connection order decision part 103 decides connection order of a scan path circuit within an area divided by an allocation area division part 102 at random. - 特許庁

スキャンパス・テスト回路において、クロックの立上りエッジに同期して出力するフリップフロップと、クロックの立下りエッジに同期して出力するフリップフロップを交互に配置する構成をとる。例文帳に追加

A flip flop outputted synchronously with a rising edge of a clock and the flip flop outputted synchronously with a falling edge of the clock are alternatively disposed in the configuration of the scan pass test circuit. - 特許庁

シールド配線２４及びＮＡＮＤ回路１４_１〜１４_３により通常動作時の信号レベルが一定に保たれるスキャンパス２６_１〜２６_３の一方がクロックパス２２に隣接するように、クロックパス２２の両側に配線されている。例文帳に追加

Shield wiring 24 or scan paths 26_1 to 26_3, whose signal levels in normal operation are held constant by NAND circuits 14_1 to 14_3, are wired on both sides of a clock path 22 adjacently to the clock path 22. - 特許庁

そして、領域間接続順序決定部１０４は、配置領域分割部１０２によって分割された領域間の配線長が短くなるように、各領域間におけるスキャンパス回路の接続順序を決定する。例文帳に追加

A regional connection order decision part 104 decides connection order of the scan path circuit between the respective areas so that a wiring length between the areas divided by the allocation area division part 102 is reduced. - 特許庁

本発明は、ユーザロジック回路を含む半導体集積回路であって、データシフトをなす回路部分が、組み合わせ回路の直後を除いて、スキャンセル以外のレジスタで構成され、上記のスキャンセル以外のレジスタ構成部分がスキャンパスとして利用されることを特徴とする。例文帳に追加

The semiconductor integrated circuit including a user logic circuit is such that a circuit part that constitutes data shift comprises a register other than a scan cell, excluding a part immediately after a combination circuit, and a register constituent part other than the scan cell is utilized as a scan path. - 特許庁

セレクタ回路１は、スキャンパステスト時には外部から供給されるシフトモード信号ＳＭＣを選択し、フリップフロップ回路の信号伝搬遅延時間テスト時には最終段のインバータ回路８の出力を選択して、それぞれ初段のインバータ回路２の入力に供給する。例文帳に追加

A selector circuit 1 selects the shift mode signal SMC supplied from the outside at the time of a scanning path test and selects the output of the inverter circuit 8 of the final stage at the time of test of the signal propagation delay time of the flip-flop circuits to supply the same to the input of the inverter circuit 2 of the first stage. - 特許庁

同一基板上にJTAG回路をそれぞれ形成した複数のチップを実装し、各JTAG回路のバウンダリスキャンパスどうしを直列に接続したマルチチップ型半導体装置において、各JTAG回路のTAPコントローラのうちのいずれかを選択するセレクタをいずれかのチップに設けた。例文帳に追加

In this multichip type semiconductor device wherein the plurality of chips formed respectively with a JTAG circuit is mounted on the same substrate, and wherein fellow boundary scan paths of the respective JTAG circuits are connected in series, a selector is provided in any of the chips to select any of TAP controllers in the respective JTAG circuits. - 特許庁

診断機能を備えた半導体集積回路を構成するアドレスレジスタ３、データ入力レジスタ４およびコンペアレジスタ５に、スキャンパステストが実行可能に設計されシフト動作モード時にシフトレジスタ構成となる論理回路の回路要素を利用する。例文帳に追加

A circuit element of a logic circuit which is designed so that a scan pass test can be performed and has shift register constitution in a shift operation mode is utilized for an address register 3, a data input register 4, and a compare-register 5 constituting a semiconductor integrated circuit provided with self-diagnosis. - 特許庁

Ｉ／Ｏスキャンパスの接続を自動的に行い、Ｉ／Ｏ部分回路のネットリストを効率良く作成できるＩ／Ｏ部分回路自動生成システム及びその方法ならびにＩ／Ｏ部分回路自動生成プログラムを格納した記憶媒体を提供する。例文帳に追加

To provide a system and method for automatically generating an I/O partial circuit for automatically performing the connection of I/O scan paths, and for efficiently preparing the net list of an I/O partial circuit, and a storage medium for storing a program for automatically generating I/O partial circuit. - 特許庁

通常動作時のクロック信号の半分の周期の高速クロック信号を生成する高速クロック生成回路と、スキャンパステストに使用するスキャンデータの半分の周期の高速スキャンデータを生成する高速データ生成回路とを設け、高速クロック生成回路で生成した高速クロック信号および高速データ生成回路で生成した高速スキャンデータによってスキャンパステストを行うように構成したものである。例文帳に追加

A fast clock generating circuit, which generates fast clock signal of half a cycle of clock signal during normal operation and a fast data generation circuit, which generates fast scan data of half a cycle of scan data used for a scan path test are provided, and a scan path test is carried out by fast clock signal generated by a fast clock generation circuit and fast scan data generated in the fast data generation circuit. - 特許庁

固定層には、スキャンテストを行なうためのスキャンクロックを選択回路４に対して供給するスキャンクロック配線１１と、選択回路４の出力をスキャンパス上のフリップフロップ５１に対して供給するクロック配線とを形成している。例文帳に追加

On the fixed layer, scan clock wiring 11 for supplying a scan clock performing scan test to a selection circuit 4, and clock wiring for supplying the output from the selection circuit 4 to a flip-flop 51 on a scan path are formed. - 特許庁

半導体集積回路にスキャンパスを組み込んでスキャンテストを行う際に、シングルサイクルパスとマルチサイクルパスが混在している論理回路において、シングルサイクルパスの実動作速度によるテストを可能にすること。例文帳に追加

To achieve a test based on an actual operation speed of a single cycle path in a logic circuit in which the single cycle path and a multi-cycle path are mixed when performing a scan test by integrating a scan path into a semiconductor integrated circuit. - 特許庁

前記クロック制御部は、前記パルスを生成して出力する発振回路を有し、かつ、前記所定の数のパルスのうち、最後のパルスを、前記スキャンパス回路が値を入出力するためのアクティブエッジの直後の論理値を保って出力するように構成されている。例文帳に追加

The clock control section includes the oscillator circuit for generating the pulses and outputting them and is configured so that the last pulse out of the predetermined number of pulses is output with a logical value immediately after an active edge for allowing the scan path circuit to input/output values maintained. - 特許庁