「プロセッサ間バス」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

直列相互接続バスが、複数のプロセッサ間をデイジーチェーンし、直列連鎖内において、マスタプロセッサ（ＭＰ）からスレーブプロセッサ（ＳＰ）へデータを転送している。例文帳に追加

Serially interconnected buses form a daisy chain among plural processors and inside the serial chain, data are transferred from a master processor(MP) to a slave processor(SP). - 特許庁

拡張バスを介して接続した複数のプロセッサの各アプリ間におけるシステムコールの受け渡しを可能にし、負荷を他のプロセッサに分散することができるマルチプロセッサを提供する。例文帳に追加

To provide a multi-processor for transferring a system call between applications of a plurality of processors connected through an extended bus and disturbing load to the other processors. - 特許庁

階層型共有バスマルチプロセッサシステムの中間階層の処理ユニットは、通常のプロセッサと同等のプログラマブル能力を持つプロセッサと、命令メモリと、データメモリを備えている。例文帳に追加

The processing unit of an intermediate hierarchy in a hierarchical shared bus multi-processor system is provided with a processor having a programmable ability being equal to that of a normal processor, an instruction memory and a data memory. - 特許庁

第１バス１１２Ａは、マルチプロセッサシステムの複数のプロセッサ１０２Ａ〜１０２Ｄと機能的に連結し、これらのプロセッサ間のデータ転送を第１周波数Ｆ１で実行するように構成される。例文帳に追加

A first bus 112A is operatively coupled to the plurality of processors 102A-102D of a multiprocessor system such that data may be transferred to and from the processors at a first frequency F1. - 特許庁

プロセッサ２１０で障害が発生し、システムとして区画１上で動作しているオペレーティングシステムを閉塞する必要が発生した場合に、プロセッサ２１０はプロセッサ間バス１００を介して、自プロセッサが所属する区画１の障害・停止命令を発行する。例文帳に追加

When a fault is generated in a processor 210 and an operating system operating as a system on a block 1 is required to be blocked, the processor 210 issues a fault-stop instruction of the block 1 to which the processor itself belongs through an inter-processor bus 100. - 特許庁

プロセッサデバイスに内蔵されるバスモニタを使用してプログラム間の不正アクセスを検出する。例文帳に追加

To detect unauthorized access between programs by using a bus monitor built in a processor device. - 特許庁

データは、スレーブ・デバイスとプロセッサ・インターフェース・バスとの間で転送される。例文帳に追加

next, the data are transferred between the slave device 20 and the processor interface bus 34. - 特許庁

プライベート・バスは、もっぱらプロセッサと集合的メモリの間でのデータ通信を可能とする。例文帳に追加

The private bus enables a data communication exclusively between the processors and collective memory. - 特許庁

ストアイン方式の２次キャッシュミス時におけるプロセッサバスの占有時間を短縮する。例文帳に追加

To shorten the occupation time of a processor bus when there is a secondary cache miss of a store-in system. - 特許庁

クロスバスイッチ１０は、ルーティングプロセッサ２０間でパケットを転送する。例文帳に追加

A cross bar switch 10 transfers a packet between routing processors 20. - 特許庁

データ記録再生装置が備える２つのプロセッサ間のＡＴＡバスを不要にする。例文帳に追加

To unnecessitate ATA bus between two processors included in a data recording and reproducing device. - 特許庁

マイクロプロセッサと外部デバイスとの間での情報交換が行われる通常のバスアクセスタイミングを避けたタイミングで、外部バスの内部接続をマイクロプロセッサの内部バスからデバッグ制御回路に切り替る。例文帳に追加

The internal connection of an internal bus Sc is switched from the internal bus Sb of a microprocessor 1 to a debug control circuit 3 in timing avoiding normal access timing in which information exchange is performed between the microprocessor 1 and an external device. - 特許庁

情報処理装置１では、メモリコントローラ４とメモリ１０との間にメモリバスブリッジ６を介してサブプロセッサ８を接続するようにしたことにより、メインプロセッサシステムバス３を介して接続されるメインプロセッサ２とメモリコントローラ４とからなる構成をくずさずに、すなわち既存の汎用的な構成をくずさずに容易にサブプロセッサ８を追加して構成することができる。例文帳に追加

The information processor 1 can be constituted by easily adding a sub-processor 8 without breaking down the structure comprised of a main processor 2 and a memory controller 4 connected via a main processor system bus 3, namely, without breaking down the existing general-purpose structure by connecting the sub-processor 8 between the memory controller 4 and a memory 10 via a memory bus bridge 6. - 特許庁

専用回路１６と汎用プロセッサ１５との間はローカルバスによって密結合されており、専用回路１６と汎用プロセッサ１５との間のデータの入出力はローカルバスを介して高速に実行される。例文帳に追加

The exclusive circuit 16 is closely connected to the general processor 15 through a local bus, and input and output of data between the exclusive circuit 16 and the general processor 15 are executed at high speed through the local bus. - 特許庁

本発明はプロセッサバス上のメモリ診断方法に関し、試験時間の短縮を図ることができるプロセッサバス上のメモリ診断方法を提供することを目的としている。例文帳に追加

To provide a method for memory diagnosis on a processor bus which is able to shorten the test time, concerning the method for memory diagnosis on the processor bus. - 特許庁

上記コアプロセッサ１１〜１３とＬ２メモリ３１〜３４は、内部バス１４を空間的に多重接続されており、コアプロセッサ１１がＬ２メモリ３１にアクセス中に、コアプロセッサ１２がＬ２メモリ３２に、コアプロセッサ１３がＬ２メモリ３４に同時にアクセスが可能なように接続される。例文帳に追加

In the core processors 11 to 13 and the L2 memories 31 to 34, multiple connection of the internal bus is spatially made and the core processors 11 to 13 and the L2 memories 31 to 34 are connected so that the core processor 12 accesses to the memory 32 and the core processor 13 access the L2 memory 34 simultaneously while the core processor 11 accesses the L2 memory 32. - 特許庁

各プロセッサがカーネル及び実行タスクのタスク情報にアクセスする場合であっても、プロセッサ間でバスが競合することのないようにすること。例文帳に追加

To prevent the competition of buses between processors even when each of processors accesses a kernel and the task information of an execution task. - 特許庁

符号化装置は、内蔵プロセッサ１と、ビデオ信号を符号化するビデオ処理ユニット２と、外部プロセッサとの間でバス権の制御を行なうインタフェース６とを含む。例文帳に追加

This encoding device is provided with an incorporated processor 1, a video processing unit 2 for encoding a video signal and an interface 6 for controlling a bus authority with an external processor. - 特許庁

これにより、各プロセッサ１〜３がカーネル及び実行タスクのタスク情報にアクセスする場合であっても、プロセッサ間でバスが競合しないようにすることができる。例文帳に追加

Thus, even when each of processors 1-3 accesses the kernel and the task information of the execution task, the competition of buses between processors can be prevented. - 特許庁

これにより、マイクロプロセッサと外部デバイスとの間での情報の交換と、マイクロプロセッサとデバッグ装置とのデバッグ情報の送受信とを同一バスを共有して行うことができる。例文帳に追加

Thus, it is possible to perform the information exchange between the microprocessor 1 and the external device and the transmission and reception of debug information between the microprocessor 1 and a debugging device 2 while sharing the same bus. - 特許庁

さらに、書込検出回路６はプロセッサ２に信号ＰＣＳを送り、読出動作を遅延させている間はプロセッサ２にデータバスＤＢへのアクセスを停止させる。例文帳に追加

Further, the writing detection circuit 6 transmits a signal PCS to a processor 2 to make the processor 2 stop the access to the data bus DB while the reading operation is delayed. - 特許庁

バスアービタは、割り当てられた第２の層の重みに基づいて、バス間隔の初期部分の間、１又は複数のプロセッサへバスアクセスを連続的に許可し、第１の層の重みを有するプロセッサのうちの何れか１つからの要求に応じて、バス間隔の初期部分の間、前記プロセッサのうちの何れか１つへのバスアクセスを許可する。例文帳に追加

The bus arbiter sequentially grants bus access to the one or more processors during an initial part of a bus interval based on the assigned second tier weights, and grants bus access to any one of the processors during the initial part of the bus interval in response to a request from any one of the processors having the first tier weight. - 特許庁

構成回路をビット単位で配線接続を設定できるビットスライス構造を有し、指定された任意のビット幅で信号処理するプロセッサを再構成するプロセッサエレメントと、プロセッサエレメントの外部でプロセッサエレメント間の入出力信号を接続する外部バスと、プロセッサエレメントの入出力信号線と外部バスの交差点の接続を動的に変更するクロスバースイッチとを備えた。例文帳に追加

This dynamic reconfiguration device has: a processer element having a bit slice structure to set wiring connection in a configuration circuit by bit, and reconfiguring the processor processing a signal with the designated arbitrary bit width; an external bus connecting input/output signals between the processer elements outside the processer element; and a crossbar switch dynamically changing connection between an intersection of the external bus and an input/output signal line of the processer element. - 特許庁

バス調停にかかる時間を短縮でき、システム全体の動作の高速化を実現できるマルチプロセッサおよびそのバス調停方法を提供する。例文帳に追加

To provide multiprocessors and the bus arbitration method capable of shortening time required for bus arbitration and accelerating the operation of the entire system. - 特許庁

多数の中間記憶装置４は、幅変換の機能をもたらすためにフラッシュ・バス２をマイクロプロセッサ３のデータ・バス８に接続する。例文帳に追加

A plurality of intermediate storage registers 4 connects the flash bus 2 with the data bus 8 of the microprocessor 3 for performing the width conversion. - 特許庁

コンピュータシステムは、プロセッサ１と入出力バス７との間に介在するバス制御装置６を備える。例文帳に追加

The computer system includes a bus-controlling device 6 which intermediates between a processor 1 and an input/output bus 7. - 特許庁

ホストブリッジ３１はホストバス５０１と標準Ｉ／Ｏバス６００との間のブリッジの役割を果し、プロセッサ部２の動作を監視する。例文帳に追加

The host bridge 31 plays the role of a bridge between the host bus 501 and the standard I/O bus 600, and monitors the operation of the processor part 2. - 特許庁

タスク向けプロセッサ（２０２ａ−２０２ｃ）の間のバスの調停が、バス制御装置（２１４）によって定められる。例文帳に追加

The arbitration of the bus between the processors 202a to 202c for tacks is decided by a bus controller 214. - 特許庁

バスに接続されている共通のバス調停回路５０は、バス１０を監視しつつ、バス１０に複数のプロセッサエレメントからのバス要求信号が送信されたとき、バスの使用状況およびバスを要求した各プロセッサエレメントの特権レベルに応じて、バス１０を使用するプロセッサエレメントを決定するので、バス調停を高速に行うことができ、単一のバスを用いたプロセッサ間の通信の高速化を実現できる。例文帳に追加

Since a common bus arbitration circuit 50 connected to the bus decides the processor element for using the bus 10 corresponding to the using condition of the bus and the privilege levels of the respective processor elements requesting the bus when the bus request signals from the plural processor elements are transmitted to the bus 10 while monitoring the bus 10, the bus arbitration is performed at a high speed and communication between processors using a single bus is accelerated. - 特許庁

このブリッジ論理デバイスは該１つ以上の高性能プロセッサの下の該システムのステータスを保守するハイパーバイザ動作論理回路と、該１つ以上の高性能プロセッサと該ハイパーバイザプロセッサとのプロセッサ言語間の翻訳をするプロセッサ言語翻訳論理回路と、第１、第２、及び第３ポートを有し該３つのポートのうち任意２つの間でデータを双方向に中継する高速バススイッチとを備える。例文帳に追加

The bridge logical device includes a hypervisor operation logic circuit that maintains a status of the system under the at least one high-performance processor, a processor language translation logic circuit that translates processor languages between the at least one high-performance processor and the hypervisor processor, and a high-speed bus switch that has first, second, and third ports and bidirectionally relays data between any two of the three ports. - 特許庁

プロセッサＰとメモリＭ間に、メモリインタフェース回路Ａを設け、メモリインタフェース回路ＡとプロセッサＰとはアドレスバス１００、データバス１０３等を介して接続され、また、メモリインタフェース回路ＡとメモリＭとはアドレスバス１１０、データバス１１２等を介して接続されている。例文帳に追加

A memory interface circuit A is provided between a processor and a memory M; and the memory interface A and processor P are connected through an address bus 100, a data bus 103, etc., and the memory interface circuit A and memory M are connected through an address bus 110, a data bus 112, etc. - 特許庁

暗号プロセッサは、キャッシュとバスインタフェース間のオンチップ・ブロック暗号ハードウェアを特徴としている。例文帳に追加

Cryptoprocessors feature an on-chip block cipher hardware between the cache and the bus interface.  - コンピューター用語辞典

Ｉ／Ｏモニタ１８は、プロセッサとＩ／Ｏバス２２，２４，２６との間の接続のためのインターフェース機構と、エラー信号変更器５０とを含む。例文帳に追加

An I/O monitor 18 includes interface mechanisms for connection between a processor and I/O buses 22, 24 and 26 and an error signal changing device 50. - 特許庁

各プロセッサユニットは、バスコントローラ３とＣＰＵ４との間にエラー処理装置６を備えている。例文帳に追加

Each of processor units is provided with an error processor 6 between a bus controller 3 and a CPU 4. - 特許庁

バスマスタ期間において、プロセッサへのクロックの供給をクロック単位で制御可能な半導体装置を提供する。例文帳に追加

To provide a semiconductor device capable of controlling supply of clocks to a processor by a clock unit in a bus master period. - 特許庁

パケット形式の情報がシステム・バス（２１２）を介してタスク向けプロセッサ（２０２ａ−２０２ｃ）の間で伝送される。例文帳に追加

Packet-type information is transmitted through a system bus 212 between the processors 202a to 202c for tasks. - 特許庁

実時間動作の間にコアプロセッサの仮想バスのアドレスおよびデータ信号を選択的にサンプルして電力消費を低減しかつバス負荷による性能の影響を最小にする実時間プロセッサ・デバッグシステムを提供する。例文帳に追加

To provide a real time processor debug system for reducing power consumption, and for minimizing the influence of performance due to a bus load by selectively sampling the address and data signal of the virtual bus of a core processor during a real time operation. - 特許庁

物理的に離れたプロセッサの間の通信の待ち時間を減らし、バス帯域幅消費を減らし、プロセッサおよび階層メモリ・システムの間の一般データ転送のためにバス帯域幅を解放する、改善されたデータ処理システム・アーキテクチャを提供すること。例文帳に追加

To provide an improved data processing system architecture reducing waiting time of communication between physically separating processors, reducing bus bandwidth consumption, and releasing the bus bandwidth for a general data transfer between the processor and a hierarchical memory system. - 特許庁

プロセッサを用いたプロトコルハンドラにおいて、プロセッサのシステムバスをＩ／Ｏデバイス、メモリデバイス等へのアクセス信号へ変換する際、リードでプロセッサが待たされる時間を短縮し、短縮された時間を演算などの内部処理に使用して、システム回路全体の性能向上を行うこと。例文帳に追加

To improve the total performance of a system circuit by shortening the time for which a processor is made to wait to read when the protocol handler using a processor converts the system bus of the processor into an access signal to an I/O device, a memory device or the like, and using the time obtained by the shortening for internal processes for operation or the like. - 特許庁

プロセッサノード間の排他アクセス権の制御を一意に行う排他アクセス権レジスタと、システム内のトランザクションの順序付けを行うトランザクションオーダリングにより、それそれのプロセッサバスより発行されるバスロックトランザクション相互を、システム内で排他的に処理する。例文帳に追加

The bus lock transactions issued from each processor bus are exclusively processed within the system by the exclusive access right register for uniquely controlling the exclusive access right between the processor nodes and the transaction ordering for ordering the transactions in the system. - 特許庁

Ｉ／Ｏプロセッサ１７３とホストブリッジ１３，１４との間にはサーバ管理バス（ＳＭＢ）４が配設されており、Ｉ／Ｏプロセッサ１７３によるホストブリッジ１３，１４の環境設定処理はサーバ管理バス（ＳＭＢ）４を介して行われる。例文帳に追加

A server control bus (SMB) 4 is arranged between an I/O processor 173 and host bridges 13 and 14, and the environment setting processing of the host bridges 13 and 14 by the I/O processor 173 is operated through a server control bus (SMB) 4. - 特許庁

キャッシュを持つプロセッサ，キャッシュのタグのコピーを保持する複写タグ部およびシステム・コントローラを持つノードを複数個有すると共に、ノード間を接続するシステム・バスを有するマルチプロセッサにおいて、システム・バス及び複写タグ部での競合を緩和すること。例文帳に追加

To suppress competition of a system bus and a copy tag part in a high load state by using a system bus and a copy tag part which are determined by the value of a bit string and performing an operation which is for processing a memory access request. - 特許庁

構築ブロック（７００）は、電子無線システム多機能スライスにおいて用いられ、複数の送受信機（７０４〜７１０）と、送受信機に結合されたプロセッサ（７０２）と、プロセッサおよび送受信機間に結合されたローカルＲＦ制御バス（７２６）とを含む。例文帳に追加

A building block (700) is used for an electronic radio system multi-function slice, and includes transmitter-receiver sets (704-710), a processor (702) coupled with the transmitter-receiver sets, and a local RF control bus (726) that is coupled between the processor and the transmitter-receiver sets. - 特許庁

データ処理装置は少なくとも１個の発信元プロセッサ・コア１１０と、少なくとも２個の宛先プロセッサ・コア１２０と、メッセージ・ハンドラ１３０と、発信元コアと宛先コアとメッセージ・ハンドラとの間のデータ伝達路を与えるバス構成１５０とを備える。例文帳に追加

A data processing apparatus comprises at least one source processor core 110, at least two destination processor cores (120), a message handler 130 and a bus arrangement 150 providing a data communication path between the source core, the destination cores and the message handler. - 特許庁

データ処理装置は少なくとも１個の発信元プロセッサ・コア（１１０）と、少なくとも１個の宛先プロセッサ・コア（１２０）と、メッセージ・ハンドラ（１３０）と、発信元コアと宛先コアとメッセージ・ハンドラとの間のデータ伝達路を与えるバス構成（１５０）とを備える。例文帳に追加

In the data communication mechanism, a data processor is provided with at least one source processor core (110), at least one destination processor core (120), a message handler (130) and a bus arrangement (150) providing a data communication path between the source core, the destination core and the message handler. - 特許庁