「命令キャッシュ」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

ＶＬＩＷプロセッサにおける命令キャッシュ制御システム及び命令キャッシュ制御方法例文帳に追加

INSTRUCTION CACHE CONTROL SYSTEM AND METHOD FOR VLIW PROCESSOR - 特許庁

ビクティムキャッシュはＬ０キャッシュから、プリフェッチキャッシュはＬ１キャッシュから命令を受け取る。例文帳に追加

The victim cache receives an instruction from the L0 cache and the prefetch cache receives an instruction from the L1 cache. - 特許庁

プログラムモジュールの全命令をキャッシュメモリにキャッシュすると、該キャッシュメモリのキャッシュラインＬ０からキャッシュラインＬｗにかけてキャッシュされるものとする。例文帳に追加

When all the instructions of the program module are cached in a cache memory, the instructions are cached from the cache line L0 to cache line Lw of the cache memory. - 特許庁

Ｌ１キャッシュ１８は外部メモリから命令を受け取る。例文帳に追加

An L1 cache 18 receives an instruction from an external memory. - 特許庁

コア命令キャッシュにおけるパッチ回路例文帳に追加

PATCH CIRCUIT IN CORE INSTRUCTION CACHE - 特許庁

命令ラインのための自己プリフェッチＬ２キャッシュ機構例文帳に追加

SELF PREFETCHING L2 CACHE MECHANISM FOR INSTRUCTION LINE - 特許庁

キャッシュ制御の命令プリフェッチ方法及びシステム例文帳に追加

INSTRUCTION PREFETCH METHOD FOR CACHE CONTROL AND SYSTEM - 特許庁

命令キャッシュ競合の回数を効果的に削減する。例文帳に追加

To effectively reduce the number of instruction cache conflicts. - 特許庁

動的頻発命令ライン・キャッシュ例文帳に追加

DYNAMIC FREQUENT INSTRUCTION LINE CACHE - 特許庁

命令キャッシュタグの消費電力を低減すること。例文帳に追加

To reduce power consumption in an instruction cache tag. - 特許庁

局所的なキャッシュ・ブロック・フラッシュ命令例文帳に追加

LOCAL CACHE BLOCK FLASH COMMAND - 特許庁

命令キャッシュプリフェッチ制御方法及びその装置例文帳に追加

INSTRUCTION CACHE PRE-FETCH CONTROL METHOD AND DEVICE THEREOF - 特許庁

命令キャッシュ装置及びその制御方法例文帳に追加

INSTRUCTION CACHE DEVICE AND CONTROL METHOD THEREFOR - 特許庁

データ処理システムは命令キャッシュ（８）および命令キャッシュ（８）と圧縮命令データメモリ（１２）間の命令伸張回路（１０）を含む。例文帳に追加

This data processing system includes an instruction cache 8 and an instruction expansion circuit 10 between the instruction cache 8 and a compressed instruction data memory 12. - 特許庁

命令キャッシュメモリ５に分岐先の命令が格納されている場合、当該命令を命令キャッシュメモリ５から読み出す。例文帳に追加

If the instruction of the branch destination is stored in the instruction cache memory 5, the instruction is read from the instruction cache memory 5. - 特許庁

可変長命令の存在のもとで命令キャッシュアクセスを改善する。例文帳に追加

To improve instruction cache access under presence of variable-length instructions. - 特許庁

プロセッサは、命令キャッシュ、Ｌ２キャッシュ、システム・メモリ等のストレージ機構、クラッキング・ユニット、及び基本キャッシュ・ブロックを含む。例文帳に追加

The processor includes a storage mechanism, such as an instruction cache, an L2 cache, and a system memory, a cracking unit, and a basic cache block. - 特許庁

命令キャッシュ６は要求命令を命令解析部３及び実行ユニット７に送る。例文帳に追加

The instruction cache 6 sends the request instruction to an instruction analysis part 3 and an execution unit 7. - 特許庁

複数予測分岐命令にわたる命令フェッチの位置合わせ命令キャッシュ処理例文帳に追加

ALIGNMENT INSTRUCTION CACHE PROCESSING FOR INSTRUCTION FETCH COVERING PLURAL PREDICTIVE BRANCH INSTRUCTIONS - 特許庁

下位レベル・キャッシュが、Ｌ１命令キャッシュの中のプログラム命令の無効化を要求するキャッシュ操作（即ち、記憶操作又はスヌープされたキル）を受け取ったとき、Ｌ２キャッシュは無効化トランザクション（例えば、ｉｃｂｉ）を命令キャッシュへ送る。例文帳に追加

When the lower level cache receives a cache operation (i.e., a store operation or a snooped kill) requiring invalidation of a program instruction in the L1 instruction cache, the L2 cache sends an invalidation transaction (e.g. icbi) to the instruction cache. - 特許庁

書換前の命令コードが命令キャッシュメモリに記憶されているか否かが調べられ（Ｓ２２）、命令キャッシュメモリに記憶されている場合には（Ｓ２２でＹＥＳ）、データキャッシュメモリに書込まれている書換後の命令コードが、命令キャッシュメモリに直接書込まれる（Ｓ２４）。例文帳に追加

Whether or not an instruction code before rewrite is stored in an instruction cache memory is checked (S22), and when it is stored in the instruction cache memory (YES in S22), the instruction code after rewrite which is written in the data cache memory is directly written in the instruction cache memory (S24). - 特許庁

非分岐命令の命令ブロックと分岐先命令の命令ブロックとを専用の第１と第２の命令キャッシュに格納し、分岐先命令が確実に第２の命令キャッシュでヒットする命令キャッシュ装置及びその制御方法にある。例文帳に追加

To provide an instruction cache device storing the instruction block of a non-branch instruction and the instruction block of a branch destination instruction to dedicated first and second instruction caches and surely hitting the branch destination instruction in the second instruction cache and a control method therefor. - 特許庁

次いでループ・キャッシュ制御器（２１４）は命令パイプラインからループ・キャッシュメモリ（２１０）への命令の累積を開始する。例文帳に追加

Then, the loop cache controller (214) starts to accumulate instructions from an instruction pipe line to the loop cache memory (210). - 特許庁

選択指定終了後、キャッシュ処理命令作成部４が、キャッシュ処理の命令を作成，送信する。例文帳に追加

After finishing the selecting designation, a cache process command producing part 4 produces and transmits a cache process. - 特許庁

命令キャッシュ４０は、プログラムの１つ以上の命令を圧縮して記憶する複数のキャッシュブロックを有する。例文帳に追加

An instruction cache 40 has cache blocks containing 1 or more compressed instructions in the program. - 特許庁

このため、命令キャッシュメモリにキャッシュされている命令コードがフェッチされ、演算が実行される（Ｓ２８）。例文帳に追加

Thus, an instruction code cached in the instruction cache memory is fetched and an arithmetic operation is carried out (S28). - 特許庁

複数のキャッシュ・ミス後の命令リスト順序付けのための方法例文帳に追加

METHOD FOR COMMAND LIST ORDERING AFTER MULTIPLE CACHE MISSES - 特許庁

命令キャッシュにラインが存在するように保証する方法例文帳に追加

METHOD FOR ENSURING PRESENT OF LINE IN INSTRUCTION CACHE - 特許庁

Ｌ２キャッシュは命令及びデータの双方を完全に含む。例文帳に追加

The L2 cache is fully inclusive of both instructions and data. - 特許庁

命令／データ・キャッシュとメイン・メモリ間の整合性を保つ。例文帳に追加

To hold consistency between an instruction/data cache and a main memory. - 特許庁

命令履歴情報を持つ基本キャッシュ・ブロック・マイクロプロセッサ例文帳に追加

BASIC CACHE BLOCK MICROPROCESSOR HAVING INSTRUCTION HISTORY INFORMATION - 特許庁

パイプラインプロセッサにおける命令キャッシュブロックの無効化メカニズム例文帳に追加

MECHANISM FOR INVALIDATING INSTRUCTION CACHE BLOCK IN PIPE LINE PROCESSOR - 特許庁

実行対象となっている命令を含むキャッシュライン（現ライン）の実行中に、それに続くキャッシュライン（ネクストライン）および現ラインに含まれる分岐命令の分岐先命令を含むキャッシュライン（分岐先ライン）の両者を命令キャッシュにプリフェッチする。例文帳に追加

During execution of a cache line (current line) including an instruction to be executed, both a cache line (next line) following the above cache line and a cache line (branch destination line) including the branch destination instruction of a branch instruction included in the current line are prefetched to an instruction cache. - 特許庁

書換えられた命令コードがデータキャッシュメモリに記憶される（Ｓ２）。例文帳に追加

A rewritten instruction code is stored in a data cache memory (S2). - 特許庁

命令キャッシュおよびマイクロプロセッサとその設計方法例文帳に追加

INSTRUCTION CACHE, MICROPROCESSOR, AND DESIGN METHOD FOR SAME - 特許庁

局所的なキャッシュ・ブロック・フラッシュ命令を提供すること。例文帳に追加

To provide a local cache block flash command. - 特許庁

命令キャッシュにおける命令キャッシュコントローラに修正を加えることなく、命令キャッシュタグメモリへのアクセス回数を減らし、低消費電力化を図る。例文帳に追加

To achieve a low power consumption by reducing the number of access to an instruction cache tag memory without adding modification to an instruction cache controller in an instruction cache. - 特許庁

プログラムモジュールの命令をキャッシュする際には、当該命令を含む１つのキャッシュラインと対応するワード数の命令群をまとめてキャッシュする。例文帳に追加

In the case of caching the instruction of a program module, the instruction group of the number of words corresponding to one cache line including the instruction is cached in a batch. - 特許庁

無効演算命令の挿入を不要としてキャッシュ利用効率を高め、キャッシュミスヒット時間を短縮し、命令フェッチの高速化を実現するＶＬＩＷプロセッサにおける命令キャッシュ制御システムを提案する。例文帳に追加

To provide an instruction cache control system with improved cache utilization efficiency, shortened cache mishit time and accelerated instruction fetch by eliminating the necessity of insertion of an invalid operation instruction in VLIW (very long instruction word) processor. - 特許庁

プリフェッチ命令制御方法、プリフェッチ命令制御装置、およびキャッシュメモリ制御装置例文帳に追加

PREFETCH INSTRUCTION CONTROL METHOD, PREFETCH INSTRUCTION CONTROLLER AND CACHE MEMORY CONTROLLER - 特許庁

命令語キャッシュと命令語変換参照バッファの制御器、及びその制御方法例文帳に追加

CONTROLLER OF INSTRUCTION WORD CACHE AND INSTRUCTION WORD CONVERSION REFERENCE BUFFER, AND CONTROL METHOD THEREOF - 特許庁

可変長命令の固定数が、命令キャッシュの各ライン２００，２６０に記憶される。例文帳に追加

A fixed number of variable-length instructions are stored in each of lines 200, 260 of an instruction cache. - 特許庁

予測される次の命令は、命令履歴キャッシュから検索されるときに推測的に実行される。例文帳に追加

The predicted next instruction is estimably executed when being retrieved out of the instruction history cache. - 特許庁

リソース・フィールドは、それぞれのプログラム命令に関連付けられた命令キャッシュに格納する。例文帳に追加

The resource field is stored in an instruction cache related to respective program instructions. - 特許庁

ＤＦＩキャッシュは、主キャッシュよりも長く高頻度に用いられる命令を保持するので、主キャッシュは、ラインに次にアクセスする場合に、キャッシュ・ヒットの恩恵を受けながら、ラインを無効にすることができる。例文帳に追加

The DFI-cache retains frequently used instructions longer than the main cache, so that the main cache can invalidate lines while still enjoying the benefits of a cache hit when next accessing that line. - 特許庁