「命令キャッシュ」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

指定されたアドレス領域に含まれるアドレスを持つデータを、ソフトウェアに含まれる命令によりまとめて処理するキャッシュメモリの制御方法と、該方法を実現することにより動作の効率化及び高速化を実現する計算機を提供する。例文帳に追加

To provide a method for controlling a cache memory for processing data having an address included in a designated address area in a batch in response to an instruction included in software and a computer for realizing the efficiency and quickening of the operation by realizing the method. - 特許庁

プリフェッチ命令を高い頻度で発行しても、必要なデータのキャッシュメモリからの掃出（追い出し）が発生したり処理装置のメインパイプラインでコンフリクトが発生したりするのを抑止できるようにして、計算機システムによる高速処理つまりは実効性能の向上を実現する。例文帳に追加

To realize high speed processing by a computer system, that is, the improvement of effective performance by suppressing the generation of sweeping- out (forcing-out) of necessary data from a cache memory, or the generation of any conflict on the main pipe line of a processor even when a pre-fetch instruction is issued with high frequency. - 特許庁

第２と第３の記憶手段は、それぞれ、第１と第２のプログラムに含まれる命令語の実行に要するサイクル数見積りのための実行サイクル数見積り情報を記憶し、第１と第２のキャッシュミス予測器は、それぞれ、実行サイクル数見積り情報をそれぞれ読み出す。例文帳に追加

The second and third storage means respectively store execution cycle estimation information for estimating the number of cycles required for executing the instruction words included in the first and second programs, and the first and second cache error predictors respectively read the estimation information of the number of execution cycles. - 特許庁

複数のプロセッサを備え、処理するデータを所定の単位に分割し、各データに対して、各プロセッサで並列に処理を行う構成において、命令キャッシュ容量を低減しながら所望のパフォーマンスを得る構成を提供する。例文帳に追加

To provide a configuration which obtains a desired performance while reducing an instruction cache capacity, in a configuration wherein a plurality of processors are provided and data to be processed are divided into prescribed units and respective pieces of data are processed in parallel by respective processor. - 特許庁

モード保持回路１７１は、ストア命令による書込みを補助データメモリ１４０へ反映するか否かを示すストアモードと、キャッシュミスによるフィルを補助アドレスアレイ１２０に反映するか否かを示すダイナミックモードとを保持する。例文帳に追加

A mode storing circuit 171 stores a storage mode indicating whether write based on a storing instruction is to be reflected to the memory 140 or not and a dynamic mode indicating whether a fill due to a cache miss is to be reflected to the array 120 or not. - 特許庁

マルチスレッドプロセッサにおけるパイプラインのリード命令の読み込み先メモリアドレスの決定前にオペランドキャッシュミス／ヒット予想を行う事で従来よりも早い段階でスレッドの制御を行い、パイプラインのストールを解消する為の方法を提供する。例文帳に追加

To provide a method for eliminating the stall of a pipe line by controlling a thread in a step earlier than a conventional manner by operating operand cache mistake/hit prediction prior to the decision of the read destination memory address of the read instruction of a pipe line in a multi-thread processor. - 特許庁

マイクロ命令読み出し時、読み出しデータ判定回路５０は制御記憶索引アドレス１００のＴＡＧ情報１００ａにより、制御記憶ＲＡＭ３０かキャッシュデータアレイ４０ｂか主記憶装置２のデータのうちどれを選択するか判定する。例文帳に追加

At the reading of the micro-instruction, a reading data deciding circuit 50 decides which data of the control storage RAM 30 or a cache data area 40b or the main storage device 2 should be selected according to TAG information 100a of a control storage index address 100. - 特許庁

メモリマップ生成部１０６は、プロセッサ１０３によりアクセスされた命令またはデータをトレースしたトレース情報とプロセッサ１０３のメモリ１０４へのアクセスログとに基づいて、同時にアクセスが発生するオブジェクトをキャッシュメモリ１０５の同一ライン上に配置しないようにオブジェクトの配置を変更するメモリマップ情報を生成する。例文帳に追加

A memory map generation part 106 generates memory map information to change the arrangement of objects so that the objects whose access is performed at the same time is prevented from being arranged on the same line of the cache memory 105 based on trace information obtained by tracing the instruction or data accessed by the processor 103 or the access log to the memory 104 of the processor 103. - 特許庁

ＣＰＵが、動作用電源として用いられる電池に対する充電状態を判定するため、回路全体の消費電流値をＡ／Ｄ変換して検出する場合は（ステップＡ２〜Ａ４）、命令キャッシュをディスエーブル状態にすることで（ステップＡ１）、制御プログラムが記憶されているフラッシュＲＯＭを極力スタンバイモードに移行させない状態で行うようにする。例文帳に追加

When the CPU detects the consumed current of all the circuits by A/D converting (step A2-A4) to check the charging state of the battery used as a power supply, the command cache is disabled (step A1) so that the flash ROM storing the control program is prevented from entering a standby mode as much as possible. - 特許庁

ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。例文帳に追加

The single-chip multiprocessor includes processing elements 16 each including a CPU 20, a network interface 32 connected to the CPU, an adjustable prefetch instruction cache 24 connected directly to the CPU and network interface, and a data transfer controller 30 connected directly to the CPU and a concentrated common memory 28 which is connected to the respective processing elements and shared by the processing elements. - 特許庁

ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。例文帳に追加

The single-chip multiprocessor comprises a plurality of processing elements 16, including a CPU 20, a network interface 32 connected to the CPU, an adjustable pre-fetch instruction cache 24 directly connected to the CPU and the network interface, and a data transfer controller 30 directly connected to the CPU; and a centralized shared memory 28 connected to each processing element and shared by each processing element. - 特許庁

コンピュータを用いたリンクリスト構造を含むプログラムを処理する際のプリフェッチ方法であって、プログラムを実行し、プログラムの命令の実行に伴ってアクセスされたメモリアドレスの順番を記憶する第１実行ステップと、第１実行ステップにより記憶された順番に基づいて、事前に取得されるべきデータをメモリからキャッシュにフェッチし、プログラムを実行する第２実行ステップと、を具備する。例文帳に追加

This prefetch method for processing the program including a linked list structure using a computer has: a first execution step for executing the program, and storing order of a memory address accessed according to execution of an instruction of the program; and a second execution step for fetching data to be previously acquired from a memory to a cache based on the order stored by the first execution step, and executing the program. - 特許庁