「命令キャッシュ」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

強い重み付き予測よりも正確さが低くなる傾向がある弱い重み付き予測に関しては、推測的にキャッシュを満たしてその後にフラッシュすることと関連する電力は、命令プリフェッチを停止させることによって節約される。例文帳に追加

Regarding a weakly weighted prediction tending to reduce accuracy than a strongly weighted prediction, power associated with conjecturally filling and then flushing a cache is saved by stopping instruction prefetches. - 特許庁

条件データを浮動小数点レジスタそのものに格納し、該条件データに基づいて、ストアデータをキャッシュにストアするか否かを判定する条件付き浮動小数点ストア命令を演算部が実行する。例文帳に追加

Condition data is stored in floating-point registers, and an operation unit executes a conditional floating-point store instruction of determining whether to store, in cache, store data, based on the condition data. - 特許庁

この様に、プロセッサ・コア、命令およびデータ・キャッシュ、書き込みバッファおよびメモリ管理ユニットを含むプロセッサ・システム（１０）上に、非侵略的な方法で構築された機密保護モード（特権の第３レベル）が具備される。例文帳に追加

Accordingly, the security protection mode (third level of privilege) constructed by an unaggressive method is provided on a processor system 10 including a processor core, a command and data cache, a write buffer and a memory management unit. - 特許庁

よって、繰返処理タスク実行時に繰返処理キャッシュ１２２に複写された命令およびデータは、逐次処理タスク実行時にも掃出されることなく次回の繰返タスク実行時まで確実に保持される。例文帳に追加

Thus, the instructions and the data copied to the repetitive processing cache 122 at the time of the repetitive processing task execution are surely held until the next repetitive processing task execution without being swept out even at the time of the successive processing task execution. - 特許庁

また、ライトフラッシュモードによってデータの書き込み命令を実行した場合、書き込まれたデータが記憶されていたキャッシュメモリ２０のエントリが開放される。例文帳に追加

When data write instruction is executed in the write-flash mode, an entry of a cache memory 20 wherein written data has been stored is released. - 特許庁

本発明は、命令演算部とメモリとを搭載したチップに複数階層のキャッシュを設ける構成において、アクセス遅延時間の短縮を図ることを目的とする。例文帳に追加

To shorten the access delay time in a configuration provided with caches of plural hierarchies on a chip an instruction operating part and a memory. - 特許庁

この時点で他の割りこみによる例外処理で命令キャッシュ１３に格納したデータが書き換えられることがないように、割りこみコントローラ１７に優先順位の低い割りこみはマスクするように設定する。例文帳に追加

A setting of masking interruption with lower priority is set to an interrup controller 17, so that data having been written in the instruction cache 13 will not be rewritten due to exception processing resulting from other interruption at this point of time. - 特許庁

アドレス空間の大きさやキャッシュメモリの有無に関係なく、小容量のメモリで通常の実行速度の命令実行履歴によるデバッグが可能なマイクロプロセッサ（ＭＰＵ）を提供する。例文帳に追加

To provide a microprocessor (MPU) capable of performing debugging based on the instruction execution history at a normal execution speed with a memory of small capacity regardlessly of the size of an address space and the existence of a cache memory. - 特許庁

また、上記のように命令キャッシュメモリ５がヒットしているとき、ＳＤＲＡＭ３に対してランダムアクセスの処理を行う必要がなく、ＣＰＵ２の動作にウエイトが生じない。例文帳に追加

When the instruction cache memory 5 is hit as stated above, the need for the process of randomly accessing the SDRAM 3 is eliminated and the CPU 2 does not wait for operation. - 特許庁

また、プログラムを、命令キャッシュ１−２の１面の容量に収まるようにプログラム片に分割し、各プログラム片は、その実行が当該プログラム片内で完結するプログラム構造としておく。例文帳に追加

Also, the program is divided into a program pieces so as to be fit in the capacity of one face of the instruction cache 1-2, and each program pieces has program-structure in which the execution can be completed within the program piece. - 特許庁

キャッシュの同一ブロック内の領域にアクセスするストア命令のフラッシュを一度に行う技術では、ベクトルストア命令のディスタンスが大きくなるとその効果が少なくなり、ディスタンスの大きさがブロックサイズ以上になると効果がない。例文帳に追加

To solve the problems that, in the technique of flushing all at once, store instructions accessing an area inside the same block of a cache, the effect is reduced when the distance of vector store instructions becomes long and there is no effect when the distance becomes a block size or longer. - 特許庁

本発明は、ＣＰＵに複雑な分岐予測機構を設けることなく条件分岐命令実行時間のメインメモリに対する命令フェッチに伴うアクセス時間の短縮を図るマイクロコンピュータおよびキャッシュ制御方法を提供することを課題とする。例文帳に追加

To shorten access time with instruction fetch to a main memory in condition branching instruction execution time without providing a complicated branch predicting mechanism in a CPU. - 特許庁

１クロック周期で複数の処理を実行する並列プロセッサ１３と主記憶との間に設けられ、主記憶に記憶されている命令及びデータの一部を記憶する、複数のバンク１９及び複数のポート１１を有する多ポート命令・データ統合キャッシュ１０である。例文帳に追加

A multiport instruction/data integration cache 10 has a plurality of banks 19, which are provided between a parallel processor 13 performing a plurality of processes in one-clock cycles and a main storage and store some of instructions and data stored in the main storage, and a plurality of ports 11. - 特許庁

第２の検出回路１６ｂは、第１の検出回路１６ａの出力信号及びキャッシュ・ミス信号Ｌ０Ｍｉｓｓ１Ｗに応じて、実行状態にある全ての命令とパイプラインの各ステージにある全てロード命令との間で多段の間接的な依存関係を検出する。例文帳に追加

A second detecting circuit 16b detects the multistage indirect dependency of all instructions in execution and all the load instructions in the individual stage of a pipeline according to the output signal of the first detecting circuit 16a and a cache miss signal L0Miss1W. - 特許庁

本発明によれば、プロセッサが書き込んだら、それが実行されるまでに命令キャッシュの内容を自動的に更新することで、メイン・メモリのアクセスや特別な命令の実行といった時間的なコストを要する処理を排除することができる。例文帳に追加

Here, once the processor writes instructions, the contents of the instruction cache are automatically updated, until they are executed to eliminate processing which requires a temporal cost, such as access to the main memory and the execution of a special instruction. - 特許庁

複数のプロセッサの各々は、データ転送なしストア命令を実行可能であり、複数の第１記憶階層部の各々は、自身に対応するプロセッサによるデータ転送なしストア命令の実行時にキャッシュミスヒットの発生に応答して転送制御信号を出力する。例文帳に追加

In the cache memory system, each of a plurality of processors is can execute a no-data transfer store command, and each of a plurality of first storage hierarchical units outputs a transfer-control signal in response to occurrence of a cache miss hit when executing the no-data transfer store command by the corresponding processor. - 特許庁

アドレス変換の際に、未解決のミスが処理されている間に変換キャッシュ・ミスが発生した場合には、パイプラインをストールさせて、第１のミスが処理された後に、第２のミスを引き起こしている命令と後続のすべての命令とを再び処理することができる。例文帳に追加

During address translation, if a translation cache miss occurs while an outstanding miss is being handled, the pipeline may be stalled and the command causing the second miss and all subsequent commands may be processed again after the first miss is handled. - 特許庁

キャッシュメモリ要素(81)からの命令及びデータの読み出し、該命令のデコード、メモリフォーマットからレジスタフォーマットへの変換の実行、及び該変換したデータの浮動小数点ユニット(50)のレジスタファイルブロック(56)への書き込みを行うプロセスは、ロード動作として知られる。例文帳に追加

A process known as loading operation reads out an instruction and data from a cache memory element, decodes the instruction, converts a memory format into a register format, and writes the converted data in a register file block 56 in a floating point unit 50. - 特許庁

読み込んだ命令ブロック２０００中のあらかじめ定めた領域に記録されたプリフェッチ情報２１００を、キャッシュとは別の記憶領域に格納しておき、このプリフェッチ情報２１００に基づいて、他の命令ブロックのプリフェッチを行なう。例文帳に追加

Pre-fetch information 2100 recorded in a predetermined area in a read instruction block 2000 is stored in a storage area separate from the cache and the pre-fetch of other instruction blocks is performed on the basis of the pre-fetch information 2100. - 特許庁

描画命令が描画結果の物理座標空間上の配置位置に依存しない場合、プリンタ１が、リユーザブルデータを対象とする描画命令をグラフィック処理し、グラフィック処理の結果に基づいてキャッシュデータを生成して記憶手段に格納する。例文帳に追加

When the drawing command does not depend on the arrangement position of the drawing result on the physical coordinate space, the printer 1 performs the graphic processing of the drawing command whose object is the reusable data and on the basis of the result of the graphic processing, creates the cache data and stores the cache data in the storage means. - 特許庁

命令スケジューリングが配置した命令語列に対し、レジスタ指定のビット表現のビット遷移を少なくするようレジスタ割当を行い、特に、クラスタ構成ＶＬＩＷプロセッサにおけるキャッシュミス時等における消費電力を低減させるプログラムを生成する。例文帳に追加

To generate a program to perform register allocation to instruction word strings arranged by instruction scheduling, so that bit transition of bit expression of register specification is reduced, and to especially reduce power consumption in the case of erroneous caching, etc., in a cluster configuration VLIW(very long instruction word) processor. - 特許庁

ホストプロセッサは、ステップＳ１０２の処理にてリード命令により読出の命令がなされたデータを格納するキャッシュページが同一ホストプロセッサ内の他のタスクや別のホストプロセッサにより共有して使用されているか否かを判別する。例文帳に追加

A host processor discriminates whether a cache page for storing data to which a read command is issued is used in common with another task in the same host processor or another host processor, in step S102. - 特許庁

このソースプログラムをコンパイルして得られるオブジェクトプログラムを実行する中でＣＰＵがトレース命令を実行したときには、ＣＰＵは、その命令が指定する汎用レジスタ内のデータと、そのトレース命令の命令アドレスと、トレースコマンドとを、ＣＰＵとキャッシュユニット１１１との間に設けられた内部バス群１０に供給する。例文帳に追加

At the time of executing a certain trace instruction during the execution of an object program obtained by compiling the source program, a CPU 110 supplies data stored in a general register specified by the instruction, the instruction address of the trace instruction and a trace command to an internal bus group 10 arranged between the CPU 1 10 and a cache unit 111. - 特許庁

第１のロード命令がキャッシュ・ミスを招き、システム・メモリ階層からロード・データを検索し始めると、同じロード・データをアドレスする第２のロード命令が、第１のロード命令にマージされて、システム・メモリ階層から戻されたデータが第１と第２のロード命令の両方と関連づけられたレジスタ・ファイルに送られる。例文帳に追加

In the case of coincidence, a request to the cache line is sent to the downstream of a system memory and the data are retrieved from that system memory. - 特許庁

ＸＭＬドキュメントから取得した描画命令について、同じ描画命令が未登録であれば、描画命令及び管理番号を含む描画データを、制御部２１０を介してＸＭＬパース部２２０からレンダリング部２３０に受け渡し、レンダリングを行うと共に、描画命令及び管理番号をキャッシュ領域２２ｂに登録する。例文帳に追加

When the same drawing instruction as a drawing instruction acquired from an XML document is not registered, drawing data containing the drawing instruction and a management number is transferred from an XML purse part 220 to a rendering part 230 through a control part 210 and subjected to rendering, and the drawing instruction and the management number are registered in a cache area 22b. - 特許庁

これにより、予測分岐先アドレスに対する命令フェッチで分岐命令実行時にキャッシュメモリ１０２から命令データを読み出すことが可能となり、分岐ターゲットバッファ１０４に分岐先アドレスの命令データを保持しない、あるいは保持するデータ量を減らすことが可能であり、回路規模を削減できる。例文帳に追加

This makes it possible to read instruction data from the cache memory 102 while the branch instruction is being executed for the instruction fetch to the predicted branch address and to either leave no instruction data on the branch address held in the branch target buffer 104 or reduce the amount of data held, so as to reduce the circuit scale. - 特許庁

この方法は、命令の発行グループを受け取ること、発行グループ内の第１命令が第１命令の以前の実行中にキャッシュ・ミスとなったかどうかを判定すること、および、そうである場合、カスケード式遅延実行パイプライン・ユニット内の別のパイプラインに対して実行が遅延されるパイプラインで実行するように第１命令をスケジューリングすることを含む。例文帳に追加

The method includes: receiving an issue group of instructions; determining whether a first instruction in the issue group resulted in a cache miss during a previous execution of the first instruction; and when so, scheduling the first instruction to be executed in a pipeline in which execution is delayed with respect to another pipeline in the cascaded delayed execution pipeline unit. - 特許庁

性能測定を提供するオペレーティングシステムにおいて、プロファイリングを行うために定期的に割り込みを発生させる手段１１と、前記プロファイリングを行うプログラム１２とを有し、前記割り込みの発生都度、前記プロファイリングを行うプログラム１２によって、計算機内の命令キャッシュ、およびデータキャッシュ１５の内容を取得する。例文帳に追加

An operating system that provides performance measurement is provided with a mechanism 11 that generates interruptions periodically in order to conduct profiling and a program 12 that conducts the profiling, and obtains the contents of an instruction cache and a data cache 15 in the computer by the program 12 that conducts the profiling at every occurrence of the interruptions. - 特許庁

プロセッサー１と、内部に配置されたキャッシュメモリー１１と、プロセッサー１に内蔵され、命令解読部／発行部５、レジスターファイル６、プリフェッチ実行制御部７、外部メモリー制御部８、キャッシュメモリー制御部９及びデータ処理部１２からなる処理実行部２と、及びプロセッサー１の外部に配置された外部メモリー１０とで構成する。例文帳に追加

This method comprises a processor 1; a cache memory 11 arranged therein; a processing execution part 2 contained in the processor 1 and comprising a command decoding part/issuing part 5 a register file 6, a prefetch execution control part 7, an external memory control part 8, a cache memory control part 9 and a data processing part 12; and an external memory 10 arranged out of the processor 1. - 特許庁

Ｗｅｂブラウザ１０は、ＵＲＬの指定を含むＷｅｂページの表示命令を受け付けると、キャッシュ１５に、指定されたＵＲＬと対応付けて記憶されている有効期間を示す情報に基づいて、キャッシュ１５に格納されたコンテンツに基づいてＷｅｂページを表示させるか否かを判定するＷｅｂコンテンツ管理部３６を備える。例文帳に追加

The Web browser 10 is provided with a Web content management part 36 for, when accepting the display instruction of the Web page including the designation of URL, deciding whether to display the Web page, based on the content stored in the cache 15 according to the information showing the term of validity stored so as to be associated with the designated URL in the cache 15. - 特許庁

ベクトル計算機システムは、複数のストアリクエストを含むベクトルストア命令を発行するベクトルプロセッサと、ベクトルプロセッサとメインメモリとの間に設けられたライトバック方式のキャッシュメモリと、そのキャッシュメモリがライトアロケート方式で動作するか非ライトアロケート方式で動作するかを指定するアロケート制御信号を生成するライトアロケート決定部と、を備える。例文帳に追加

This vector computer system is provided with the vector processor issuing a vector store command including a plurality of store requests, the cache memory of the write back system provided between the vector processor and a main memory, and a write allocation determining part for generating an allocation control signal of assigning which of the write allocation system or the non-write allocation system the cache memory is operated by. - 特許庁

本発明に基づくＲＯＭパッチング装置は、（１）ＲＯＭ内のコードの少なくとも一部を置換するのに適した第一新命令を包含する第一置換キャッシュラインを格納するパッチバッファ、（２）ロック可能なキャッシュ、（３）第一テーブルエントリを包含するパッチテーブルを関連するメモリから読取るべく動作可能なコアプロセッサ論理を有している。例文帳に追加

This ROM patching device includes (1) a patch buffer for storing a first replacement cache line containing a first new instruction suitable for replacing at least a portion of the codes in the ROM, (2) a lockable cache, and (3) a core processor logic operable to read from an associated memory a patch table containing a first table entry. - 特許庁

ある実施形態においては、第１のキャッシュ可能メモリ・ロケーション内にバッファ・フラグ・ビジー標識データ値を格納するステップと、ストア及び予約命令を介して、第１のキャッシュ可能メモリ・ロケーション上にロード／ストア・オペレーション予約を設定するステップを含む方法が提供される。例文帳に追加

In one embodiment, a method is provided including steps of storing a buffer flag busy indicator data value within a first cacheable memory location and setting a load/store operation reservation on the first cacheable memory location via the store and reserve instructions. - 特許庁

本発明にかかるキャッシュ装置１は、キャッシュメモリ１４へアクセスした命令におけるＷＡＹの選択結果であるＷＡＹ情報を格納するＷＡＹ情報バッファ７９と、一連の命令群が繰り返し実行されている間に、当該命令群におけるＷＡＹ情報をＷＡＹ情報バッファ７９へ格納するための格納処理及びＷＡＹ情報バッファ７９からＷＡＹ情報を読み出すための読み出し処理を制御する制御回路８０と、を備える。例文帳に追加

A cache device 1 includes: a WAY information buffer 79 wherein WAY information being a selection result of WAY in an instruction which has accessed a cache memory 14 is stored; and a control circuit 80 which controls, during repeated execution of a series of instruction groups, storing processing for storing WAY information in the instruction groups into a WAY information buffer 79 and readout processing for reading out WAY information from the WAY information buffer 79. - 特許庁

ページ・プリンタ・コントローラ（１０）は命令プロセス、ビデオ・ポートを備えたプリンタ・ビデオ・プロセッサ、データ用および命令用キャッシュ・メモリ、プリンタ・ビデオ・ブロセッサを外部メモリおよびデータ用と命令用キャッシュ・メモリと相互接続するためのメモリ・コントローラ、およびページ・プリンタ・コントローラを入出力ポートと相互接統するための入出力コントローラを備えている。例文帳に追加

This page printer controller 10 is equipped with an instruction process, a printer video processor equipped with a video port, cache memories for data and for instruction, a memory controller for connecting mutually the printer video processor to an external memory and the cache memories for data and for instruction, and an input/output controller for connecting mutually the page printer controller to an input/output port. - 特許庁

ページ・プリンタ・コントローラ（１０）は命令プロセス、ビデオ・ポートを備えたプリンタ・ビデオ・プロセッサ、データ用および命令用キャッシュ・メモリ、プリンタ・ビデオ・ブロセッサを外部メモリおよびデータ用と命令用キャッシュ・メモリと相互接続するためのメモリ・コントローラ、およびページ・プリンタ・コントローラを入出力ポートと相互接統するための入出力コントローラを備えている。例文帳に追加

A page printer controller (10) is provided with an instruction processor, a printer video processor equipped with an instruction process and a video port, a cache memory for data and instruction, a memory controller for interconnecting the printer video processor which an external memory and the cache memory for data and instruction, and an input/output controller for interconnecting the page printer controller with an input/output port. - 特許庁

一方、同じ描画命令が登録済みであれば、登録済み描画命令に対応する管理番号を含む描画データを、制御部２１０を介してＸＭＬパース部２２０からレンダリング部２３０に受け渡し、キャッシュ領域２２ｂから管理番号に従って読み出した描画命令によりレンダリングを行う。例文帳に追加

When the same drawing instruction is registered, drawing data containing a management number corresponding to the registered drawing instruction is transferred from the XML purse part 220 to the rendering part 230 through the control part 210, and the rendering is performed by the drawing instruction read from the cache area 22b according to the management number. - 特許庁

本発明にかかるプロセッサは、メモリアクセスサイズを定義するプロセッサ命令を実行する命令パイプラインと、メモリアクセスサイズより大きいブロックサイズを有する複数のメモリバンクにキャッシュラインを格納し、この複数のメモリバンクのうちの異なるものに上記メモリアクセスサイズに等しいサイズの連続したビットのグループを格納するマッピングロジックを含むキャッシュメモリとを具備する。例文帳に追加

This processor has: an instruction pipeline executing a processor instruction for defining a memory access size; and a cache memory including mapping logic wherein a cache line is stored in a plurality of memory banks each having a block size larger than the memory access size and wherein a group of consecutive bits of a size equal to the memory access size is stored in different memory banks among the plurality of memory banks. - 特許庁

メイン・レジスタ・ファイルとレジスタ・キャッシュとに階層化された階層型レジスタ・ファイルを有するプロセッサにおいて、レジスタ・キャッシュのアクセスに係るインデクスを、メイン・レジスタ・ファイルの物理レジスタ番号から一義的に決定するとともに、未使用の物理レジスタ番号のモジュロ・ソートを行って、命令のフェッチ順にインデクスがラウンド・ロビンとなるように、レジスタ・リネーミング中の命令に対する物理レジスタ番号の割り当てるようにした。例文帳に追加

In the processor having a hierarchical register file stored in a main register file and a register cache, an index relating to the access of a register cache is uniquely determined from the physical register number of the main register file, and the modulo sorting of unused physical register numbers is performed, and the physical register numbers are assigned to instructions in register renaming so that the indexes achieves round robin in the order fetching the instructions. - 特許庁

また、コンパイラは、入力された高級言語プログラムに、下位処理を有する処理を指定する記述が含まれている場合には、キャッシュメモリ内の格納位置が重複しないように、当該処理およびその下位処理に相当する命令コードを配置する。例文帳に追加

When the inputted high-level language program contains a description specifying processing with subprocessing, the compiler places an instruction code corresponding to the processing and its subprocessing such that instruction code storage positions in cache memory do not overlap. - 特許庁

割り込み処理が終了して元のプログラムに復帰すると、命令キャッシュ３は、中断情報３５のアドレス記述部３５ａに記述されている再開アドレスを参照することにより、中断された箇所の続きからバースト転送を再開する。例文帳に追加

When the interrupt process is complete and the original program is recovered, the instruction cache 3 resumes the burst transfer from the interrupted portion by referring to a resume address described in the address description part 35a of the interrupt information 35. - 特許庁

ストレージ装置の物理的データ領域を仮想データ領域として管理する管理サーバが、各サーバから受け付けたアクセス要求に基づいて、データをディスクからキャッシュ上に読み出すよう、該当するストレージ装置に命令を発行する手段を有する。例文帳に追加

A control server which controls a physical data area as a virtual data area comprises an instruction sending means which sends an instruction to a corresponding storage device to retrieve data from a disc onto a cache according to an access request from servers. - 特許庁

このクロックゲート回路２２により、読み出そうとするワードが格納されるべきキャッシュラインが移った場合、又は、プロセッサ１４において分岐命令が検出された場合にのみ、クロック信号ＣＬＫをタグＲＡＭ２２へ供給する。例文帳に追加

This clock gate circuit 22 supplies the clock signal CLK to the tag RAM 22 only when a cache line where a word to be read out is stored is changed or when a processor 14 detects a branch instruction. - 特許庁

メモリアクセス装置の各ポートのキャッシュ装置とメモリとの間で、各ポートの命令のリクエストの調停を行うメモリアクセス処理装置で、調停が混雑している場合に、メモリアクセスを最適化して、メモリアクセス効率を向上できるようにする。例文帳に追加

To provide a memory access processing device for mediating a command request at each port between a cash device of each port of a memory access device and a memory, the memory access processing device having improved memory access efficiency by optimizing memory accesses when the mediation is congested. - 特許庁

ＣＰＵが複数の命令をパイプライン処理する場合に、パイプラインの処理待ちを防止しまたは処理待ち時間を短縮する条件を満たした上で、可能な限り低電力で動作するように適切にアクセスモードを選択することのできるキャッシュシステムを提供する。例文帳に追加

To provide a cache system capable of appropriately selecting an access mode so that when a CPU carries out a pipeline process for a plurality of instructions, the cache system operates at as low power as possible while preventing a pipeline from waiting for a process, or meeting the requirements for reducing the waiting time for the process. - 特許庁