「命令キャッシュ」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

例えば、クラスタ構成ＶＬＩＷにおいては、クラスタリングにより並列実行される命令のオペランドの関係を認識し、既割当の他クラスタのレジスタ番号を参照して、ビット遷移の少ないレジスタ番号を選択してレジスタ割当を行うことにより、例えば命令キャッシュミス時のキャッシュライン中のビット遷移を低減することが可能なオブジェクトプログラムを生成する。例文帳に追加

In the cluster configuration VLIW, an object program capable of reducing the bit transition in a cache line, for example, in the case of the erroneous instruction caching is generated by recognizing relation between operands of instructions to be executed in parallel, through clustering and allocating clusters by referring to the register number of a cluster other than the allocated one and selecting the register number with reduced bit transition. - 特許庁

ターゲット上で動作するアプリケーションをホストからデバッグするシステムで、命令キャッシュに登録されているメモリの内容を変更する際に、デバッグ用プログラムに僅かなコードを追加するだけで、命令キャッシュにメモリへの書き込みを反映可能なメモリ内容書き換え方法を提供する。例文帳に追加

To provide a memory content rewriting method which can reflect writing to a memory on an instruction cache only by adding a few codes to a program for debugging when a system which debugs an application running on a target from a host alters the contents of the memory registered in the instruction cache. - 特許庁

完了テーブルの各エントリで、例えばキャッシュ・ライン長の、連続番号の未解決命令を、そのエントリにおける連続番号の未解決命令の第１の命令の命令アドレスと識別子だけを格納することで追跡できることによって、完了テーブルは、そのサイズを拡大させることなく、より多くの未解決命令を追跡することができる。例文帳に追加

By being able to track the consecutive number of the outstanding instructions, such as the length of a cache line, in each entry in the completion table by only storing the instruction address and identification of the first of the consecutive number of the outstanding instructions in that entry, the completion table may be able to track a larger number of outstanding instructions without increasing its size. - 特許庁

具体的には、命令フェッチとデータアクセスを独立に処理可能なプロセッサと、該プロセッサからのアクセス要求に呼応して動作するキャッシュメモリを有するプロセッサシステムを備え、キャッシュメモリを複数のマルチプレクサ及び複数のアドレスの一部によって指定される複数バンクによって構成し、各バンクを１ポートキャッシュとし、命令フェッチ要求とデータアクセス要求が異なるバンクに対するものであれば同時処理、同一バンクに対する場合は逐次処理するプロセッサシステムを提供する。例文帳に追加

The multi banks comprise the cache memory and each bank is defined as one port cache that concurrently processes the fetch instruction and the data access if each of the instruction or the access is requested for the different bank and sequentially processes the instruction and the access if the requests are for the same bank. - 特許庁

ソフトウェアプリフェッチ命令の中に、オペランドデータを転送するキャッシュ階層、オペランドデータの転送量、または、その両方を指示することのできる指示ビットが設けられる。例文帳に追加

In the software prefetch instruction, an indication bit is provided which can indicate a cache layer transferring operand data or/and the transfer amount of the operand data. - 特許庁

所定の機能を実現するプログラム命令を処理するディジタル・システムによって用いられるマイクロコードを格納するマイクロコード・キャッシュ・システム。例文帳に追加

The microcode caching system stores microcode for use by a digital system that processes program instructions to perform a predetermined function. - 特許庁

割込みコントローラ７は、割込み予告信号が入力されると、当該予告信号に対応する割込みベクタ及び割込みハンドラを、ＲＯＭ３から命令キャッシュ５にロードさせる先読み処理を行う。例文帳に追加

When the interruption notice signals are inputted, the interruption controller 7 performs lookahead processing of loading an interruption vector and an interruption handler corresponding to the notice signals from a ROM 3 to an instruction cache 5. - 特許庁

ブロックデータまたはラインデータの転送時、前述のソフトウェアプリフェッチ命令内の指示ビットに基づいて、所要のデータをキャッシュに転送する。例文帳に追加

When block data or line data are transferred, necessary data are transferred to the cache on the basis of the indication bit in the software prefetch instruction. - 特許庁

キャッシュデータ構造は、直接レンダリング用にトラバースすることができ、またはビジュアル情報を前処理するため別のエンティティのための命令ストリーム内にトラバースすることができる。例文帳に追加

The cache data structure can be traversed for direct rendering, or traversed for pre-processing the visual information into an instruction stream for another entity. - 特許庁

先読みされたロードアドレスは先読みオペランドバッファ６００に格納され、キャッシュ制御装置３００は前記ロード命令が再び実行された際に先読みオペランドバッファ６００を索引する。例文帳に追加

The look-ahead load address is stored in a look-ahead operand buffer 600, and the controller 300 indexes the operand buffer 600 when the load instruction is reperformed. - 特許庁

これにより、割り込み要因弐対応する処理ルーチンの命令群をメモリ１３からキャッシュ２０２にロードする処理が、割り込みハンドラによる処理と並行して実行される。例文帳に追加

Thus, processing for loading the instruction group of a processing routine corresponding to the interrupt factor from a memory 13 to the cache 202 is executed in parallel with processing by the interrupt handler. - 特許庁

上記命令プリフェッチのための構成は、キャッシュメモリのアドレスタグによる制御機構やＦＩＦＯバッファのカウンタによるリード・ライトポインタ制御機構よりも簡素に実現することが可能である。例文帳に追加

The constitution for the instruction prefetch can be actualized simply by a control mechanism by the address tag of a cache memory and a read/write pointer control mechanism by the counter of a FIFO buffer. - 特許庁

サブシステム６２は、基準番地から始まるフェッチ番地のシーケンスに対応する命令オプコードを記憶するための分岐キャッシュ・レジスタ・ファイル７６を含む。例文帳に追加

The sub system 62 is provided with a branch cache register file 76 for storing an instruction OP code corresponding to the sequence of the fetch address starting from a reference address. - 特許庁

一方、同じ描画命令が登録済みであれば、レンダリング実行部２３１はキャッシュ領域２２ｂから展開データを読み出して、読み出した展開データのオブジェクト画像を配置するようにしてレンダリングを行う。例文帳に追加

On the other hand, when the same drawing instruction is already registered, the rendering execution part 231 reads the development data from the cache area 22b, arranges the object image of the read development data and executes rendering. - 特許庁

キャッシュ解析の可能な抽象度を保った性能検証を、ＩＳＳ（命令セットシミュレータ）を必要とせずに、単一の検証プラットフォームにより高速に行うことが可能なシミュレーション装置を提供する。例文帳に追加

To provide a simulation device capable of performing performance verification retaining a possible abstraction degree of cache analysis on a single verification platform without requiring an ISS (instruction set simulator). - 特許庁

命令キャッシュ及びプリフェッチキューの機能のＯＮ／ＯＦＦの組み合わせが設定できる中央処理装置及び中央処理システムを提供することを目的とする。例文帳に追加

To provide a central processing unit and central processing system which can set combinations of ON/OFF states of the functions of an instruction cache and a prefetch queue. - 特許庁

キャッシュの状態が「データがない、ロード向け、ロード及びストア両方向け」の３状態を持つ場合において、プリフェッチ命令を包括的に自動生成する方法及びコンパイラを提供すること。例文帳に追加

To provide a method for comprehensively and automatically generating a prefetch instruction when a cache state includes three states: "having no data; for loading; and for both loading and storage", and to provide a compiler. - 特許庁

そして、リアルタイムＯＳは、いずれかのタスクが待ち状態から実行待ち状態に遷移したときに、このタスクに属する命令およびデータの読み込み指示を、タスクキャッシュメモリ１０３に送る。例文帳に追加

When any task is shifted from a standby state to a performance standby state, the real time OS sends an instruction to read an instruction and data belonging to the task to a task cache memory 103. - 特許庁

マイクロプロセッサおよび関連するコンパイラは、プロセッサの実行ユニットが有効アドレスを決定するローカル・キャッシュ・ブロック・フラッシュ命令をサポートする。例文帳に追加

A microprocessor and a related compiler support a local cache block flash command, where the execution unit of a processor determines an effective address. - 特許庁

データ読み出し命令を拡張して、コントローラ１００がデータを読み出すだけでなく、ＨＤＤ１０１内のキャッシュメモリ１０６へのデータの複製もコントローラが指示できるようにする。例文帳に追加

A data readout instruction is extended so that a controller 100 not only reads data but also instructs the duplication of data to a cache memory 106 in an HDD 101. - 特許庁

データ記憶制御装置はデータを含む書き込み命令を受信し、順次ログを持つ書き込みキャッシュと、順次ログ内のデータの記憶位置を示すインデックス構造とを有する。例文帳に追加

The data memory control unit receives a write instruction containing data and has a write cache having successive logs and an index structure showing the storage positions of data in the successive logs. - 特許庁

メモリ転送ルーチン検出回路１２が検出したデータキャッシュ２９内でのデータ転送処理を表す命令群は、メモリ転送ユニット２７に割り当てて実行する。例文帳に追加

An instruction group expressing the data transfer processing in the data cache 29 detected by the memory transfer routine detection circuit 12 is assigned to a memory transfer unit 27 to be executed. - 特許庁

メモリフェッチのレイテンシを短縮することができるとともに、同一アドレスに対するフェッチと書き込み命令との順序を保障するキャッシュ制御装置を提供する。例文帳に追加

To provide a cache controller that reduces memory fetch latency and guarantees the order of a fetch and a write instruction to the same address. - 特許庁

並列処理プロセッサシステム２０３は、それぞれＤＳＰ３０１、命令キャッシュ３０２、画像用ローカルメモリ３０３を含む複数のプロセッサエレメント（ＰＥ１〜ＰＥ３）と、共有メモリ３０４とを備える。例文帳に追加

A parallel processing processor system 203 includes a plurality of processor elements (PE1 to PE3) each of which has a DSP 301, an instruction cache 302, and a local memory 303 for image, and a shared memory 304. - 特許庁

ストア命令のイン・オーダー・情報をイン・オーダー・ステイトキュー１０１に格納し、ストア・アドレス及びストア値はアドレスをインデックスとするテンポラル・ストアキャッシュ１０２に格納している。例文帳に追加

In-order information of store command is stored in an in-order state queue 101, the store address and the store value are stored in a temporal store cache 102 with the address as the index. - 特許庁

データを主記憶上やキャッシュメモリ上の所定の記憶領域へストアするためのストア命令を実行するにあたり、ストアデータを保持する演算レジスタの使用効率を向上できるようにする。例文帳に追加

To enhance use efficiency of an arithmetic register which holds store data when a store instruction to store data in a predetermined storage area on a main memory or on a cache memory is executed. - 特許庁

キャッシュメモリなどに格納すべきデータを一時的に保持するストアポートなどを備えるデータ処理装置において、ストア命令処理性能を向上させる。例文帳に追加

To improve a store instruction processing performance in a data processor provided with a store port temporarily retaining data to be stored in a cache memory. - 特許庁

自動検索要求生成部１２０から自動検索要求を受け付けたとき、検索指示部１４０に自動検索要求に基づく検索実行命令を発行させ、検索結果をキャッシュメモリ１１０に格納する。例文帳に追加

When receiving the automatic retrieval request from the automatic retrieval request generation part 120, the retrieval reception part 130 makes the retrieval instruction part 140 issue a retrieval execution instruction on the basis of the automatic retrieval request and stores a retrieval result in the cache memory 110. - 特許庁

プリフェッチ部１３は、エリア予測部１２での予測結果に基づいて、そのデータ（または命令）のプリフェッチを行ってキャッシュ１１１上に先読みする。例文帳に追加

A pre-fetch part 13 pre-fetches the data (or the instruction) based on a prediction result by the area predicting part 12 and prereads it on a cache 111. - 特許庁

対象データがキャッシュメモリ上に格納されているかいないかに係わらず、常に高速にホームアドレスを読む命令に応答でき、かつエラーの発生確率を低くすること。例文帳に追加

To always respond to an instruction for reading a home address at a high speed regardless of whether or not object data are stored in a cache memory, and to lower occurrence probability of errors. - 特許庁

キャッシュ中の有効なデータが排除されてしまうことがなく、メモリ帯域利用効率に優れ、ハードウェアプロセッサにより生成される全てのプリフェッチ命令を有効に活用することができるハードウェアプロセッサの提供。例文帳に追加

To provide a hardware processor which does not exclude effective data in a cache, is excellent in memory band utilization efficiency, and can effectively utilize all prefetch commands generated by the hardware processor. - 特許庁

プロセッサ１０３は、メモリ１０４またはキャッシュメモリ１０５に格納される命令またはデータにアクセスしてオブジェクトの処理を実行する。例文帳に追加

A processor 103 executes the processing of an object by performing access to the instruction or data stored in the memory 104 or the cache memory 105. - 特許庁

ＣＰＵ２１は、スピンロック処理を行なう際にウェイト付きロード命令を実行すると、対応するキャッシュメモリ２５にスピン待ち要求を出力する。例文帳に追加

A CPU 21 executes a weighted load instruction at the time of performing a spinlock process and then outputs a spin wait request to a corresponding cache memory 25. - 特許庁

外部メモリからの不要な命令のリードを抑止することにより、システムの性能を向上することができる情報処理システム、キャッシュメモリの制御方法、プログラム及びコンパイラを提供すること例文帳に追加

To provide an information processing system for improving system performance by suppressing reading of unnecessary instructions from an external memory, a cache memory control method, a program and a compiler. - 特許庁

メモリ装置を共有する複数プロセッサからなるシステムで、プリフェッチ命令によるキャッシュ機構の効果が、メモリ装置への競合アクセスに起因して無効となることを、簡単な回路構成で防止すること。例文帳に追加

To prevent the effect of a cache mechanism due to a prefetch instruction, from becoming invalid caused by accessing a system having a plurality of processors sharing a memory device by simultaneous access to the memory device, using a simple circuit configuration. - 特許庁

複数の命令プロセッサ１１、１２を備え、主記憶１４の一部をブロードキャストエリアと定義し、ブロードキャストエリアのみを対象とするブロードキャストエリアキャッシュ１１０３、１２０３を、各プロセッサに備える。例文帳に追加

This multi-processor system is provided with plural instruction processors 11 and 12, and a part of a main storage 14 is defined as a broadcast area, and each processor is respectively provided with broadcast area caches 1103 and 1203 with only the broadcast area as an object. - 特許庁

更新装置４８は、命令の取り出しに応答して、プログラムカウンタが識別した位置がプログラムメモリ中で矛盾がないように保持されることが確立されるように、プログラムカウンタとキャッシュポインタを更新する。例文帳に追加

An update device 48 updates the program counter and cache pointer, in response to the extraction of the instruction, so that the location discriminated by the program counter can be established in the program memory without contradiction. - 特許庁

無線受信信号ＳＹＮが無線部３０よりCPU１０に入力されると、副処理部１３は外部メモリ４０より外部メモリアクセスを行わないプログラムを命令キャッシュ１３に格納する。例文帳に追加

When a radio reception signal SYN is given to a CPU 10 from a radio section 30, a sub processing section 13 stores a program to an instruction cache 13 from an external memory 40, where no access to the external memory is conducted. - 特許庁

逆に、第１のキャッシュ可能メモリ・ロケーション上のロード／ストア・オペレーション予約がリセットされていないとの判断に応答して、条件付きロード命令の実行が停止される。例文帳に追加

Conversely, execution of the conditional load instructions is stopped in response to a determination that the load/store operation reservation on the first cacheable memory location has not been reset. - 特許庁

また、ディスク装置１０は、命令により指定されたエラーセクタについてのデータがキャッシュメモリ１１Ｃに保持されていない場合、エラーセクタからのデータ読み出しを実行する。例文帳に追加

When the data about the error sector specified by the instruction is not stored in the cache memory 11C, the disk device 10 executes the read-out of data from the error sector. - 特許庁

ＬＳＩピンの大幅な多ピン化を行うことなく、キャッシュアドレスとＶＳＣ命令のストアアドレスとのアドレス比較処理の高速化が可能な情報処理装置を提供する。例文帳に追加

To provide an information processing unit capable of speeding up an address comparing process between a cache address and a store address of VSC command. - 特許庁

ＣＰＵ４２は命令キャッシュ４２Ａを無効にし、常にＳＤＲＡＭ５４からプログラムを読み出して実行することでＳＤＲＡＭ５４へのアクセス頻度を高くし、静止画像のＤＭＡ転送開始時及び転送中における電源変動を抑える。例文帳に追加

Thus, the frequency of access to the SDRAM 54 is improved and when starting the DMA transfer of the still pictures and during transfer, power fluctuation is suppressed. - 特許庁

また本発明のキャッシュドロア制御装置は、第１に、同時オープン指示禁止命令手段11を備え、第２に、同時オープン禁止手段13を備え、また第３に、タイマーカウンタ15を備えていることを特徴としている。例文帳に追加

It is characterized by that it is provided with a simultaneous open instruction prohibiting command means 11, a simultaneous open prohibiting means 13, and a timer counter 15. - 特許庁

本光ディスク読み取り制御装置は、ホストコンピュータからの命令に基づいて、先読み処理を行いつつ、光ディスクからデータを読み取り、読み取られたデータを、キャッシュメモリに格納しホストコンピュータに読み出させる。例文帳に追加

The optical disk read controller reads data from an optical disk while look-ahead processing based on an instruction from a host computer, stores the read date in a cache memory and makes them read by the host computer. - 特許庁

第2の制御手段220は、2回目以降のREAD命令であれば、キャッシュ記憶手段230からテーブルの2つ目以降のレコードを読み出してCOBOLプログラム210に返却する。例文帳に追加

The second control means 220 reads out second or subsequent records on the table from the cache memory means 230 and returns the second or subsequent records to the COBOL program 210 when the READ command is the second or later command. - 特許庁