「Bit lines」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

METHOD OF FORMING BIT LINES OF FLASH MEMORY ELEMENT例文帳に追加

フラッシュ素子のビットライン形成方法 - 特許庁

In the semiconductor storage device, dummy bit lines 7a are formed in parallel with bit lines 7 separately from the same layer as that of the bit lines 7.例文帳に追加

ダミービット線７ａは、ビット線７と同一の層から分離して形成され、かつビット線と並走している。 - 特許庁

This dynamic random access memory(DRAM) has a pair of bit lines provided with first bit lines and second bit lines.例文帳に追加

本発明のダイナミックランダムアクセスメモリ (ＤＲＡＭ)は第一ビット線と第二ビット線とを具備するビット線対を有している。 - 特許庁

Bit-lines or sub-bit-lines, especially main bit-lines are formed on different layers, respectively, in spite of forming on a same layer.例文帳に追加

ビットライン又はサブビットライン、特にメインビットラインを１層に配置せずに、複数の層にそれぞれ形成するようにした。 - 特許庁

One of two bit lines constituting other pair of bit lines is arranged between two bit lines constituting the same pair of bit line.例文帳に追加

同一のビット線対を構成する２本のビット線の間には、他のビット線対を構成する２本のビット線のうちの１本が配置される。 - 特許庁

Thus, the malfunction of bit lines other than the bit lines in which the data are written can be prevented.例文帳に追加

これにより、書き込むビット線以外のビット線の誤動作を防ぐことができる。 - 特許庁

The dummy bit cells are connected to dummy word lines and dummy bit lines, and discharge the dummy bit lines responding to a signal of the dummy word line.例文帳に追加

ダミービットセルは、ダミーワードライン及びダミービットラインに連結され、ダミーワードラインの信号に応答してダミービットラインを放電させる。 - 特許庁

Consequently, bit lines BL1-BL4 are connected respectively to bit lines HBL1-HBL4.例文帳に追加

その結果、ビット線ＢＬ１〜ＢＬ４はそれぞれビット線ＨＢＬ１〜ＨＢＬ４に接続される。 - 特許庁

The control circuit controls potentials of the word lines and the bit lines.例文帳に追加

制御回路はワード線、及びビット線の電位を制御する。 - 特許庁

Each row of CAM has bit lines 18 and access-enable lines 12.例文帳に追加

ＣＡＭの各行はヒット線１８とアクセスイネーブル線１２をもつ。 - 特許庁

The memory includes bit lines, word lines, and a memory cell array including memory cells provided corresponding to intersections of the bit lines and the word lines.例文帳に追加

メモリは、ビット線と、ワード線と、ビット線とワード線との交点に対応して設けられたメモリセルを含むメモリセルアレイとを備える。 - 特許庁

A plurality of bit lines are simultaneously precharged at testing and the determination circuit determines the level of the bit lines adjacent to the bit lines.例文帳に追加

検査時に同時に複数のビット線をプリチャージすると共に、そのビット線と隣接するビット線のレベルを判定回路で判定する。 - 特許庁

The sense amplifier part is connected to the pair of bit lines.例文帳に追加

センスアンプ部はビット線対に接続される。 - 特許庁

A semiconductor storage device has sense global bit lines connected to a sense amplifier, writing global bit lines connected to a write amplifier, and a selection circuit for selectively connecting at least one of the sense global bit lines and the write global bit lines with bit lines.例文帳に追加

センスアンプに接続されるセンス用グローバルビット線と、ライトアンプに接続されるライト用グローバルビット線と、センス用およびライト用グローバルビット線の少なくとも一つと上記ビット線を選択的に接続する選択回路を有する。 - 特許庁

The bit lines form an open bit structure and are connected to a sense amplifier.例文帳に追加

ビット線はオープンビット構成を成してセンスアンプに接続されている。 - 特許庁

There are more than two diffusion bit lines per metal bit line.例文帳に追加

金属ビット線当たり３つ以上の拡散ビット線が存在する。 - 特許庁

An MRAM memory array (100) is provided with nonlinear word lines (110) and linear bit lines (120).例文帳に追加

非線形ワードライン(110)と線形ビットライン(120)とを有するMRAMメモリアレイ(100)。 - 特許庁

This memory is provided with bit lines BL, word lines WL disposed so as to cross the bit lines BL and storage means connected between the bit lines BL and the word lines WL.例文帳に追加

このメモリは、ビット線ＢＬと、ビット線ＢＬと交差するように配置されたワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの間に接続された記憶手段とを備えている。 - 特許庁

Word lines, plate lines, and bit lines are connected respectively to the memory cell.例文帳に追加

本発明において、ワード線、プレート線及びビット線は、それぞれ前記メモリセルと結合する。 - 特許庁

SEMICONDUCTOR DEVICE HAVING OFFSET TORSION BIT LINES例文帳に追加

オフセット捩れビット線を有する半導体装置 - 特許庁

Bit lines 30 are made hierarchy, sub-bit lines 40 which depend on the bit lines 30 through a sub-bit line selecting switch are provided for each of a plurality of blocks 11A, 11B, ...11X.例文帳に追加

ビット線３０を階層化し、複数のブロック１１Ａ，１１Ｂ，…１１Ｘの各々に、ビット線３０にサブビット線選択スイッチを介して従属するサブビット線４０を設けた。 - 特許庁

The word lines 1, the bit lines 2, and the insulating film 3 configure a field-effect transistor at each of the intersections of the word lines 1 and the bit lines 2.例文帳に追加

ワード線１、ビット線２、及び絶縁膜３はワード線１とビット線２との各交差部において電界効果トランジスタを構成する。 - 特許庁

A hierarchical memory cell array comprises: global bit lines GBL, local bit lines LBL, precharge circuits Q10 and Q11 for the global bit lines, precharge circuits Q20 for the local bit lines, and hierarchical switches Q30.例文帳に追加

階層化メモリセルアレイは、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルビット線用のプリチャージ回路Ｑ１０、Ｑ１１、ローカルビット線用のプリチャージ回路Ｑ２０、階層スイッチＱ３０を備えている。 - 特許庁

The plurality of first bit lines 1BL are connected selectively to the second bit lines 2BL1 and 2BL2 through a bit line selector 200.例文帳に追加

複数の第１ビット線１ＢＬをビット線セレクタ２００を介して、第２ビット線２ＢＬ１、２ＢＬ２に選択的に接続する。 - 特許庁

A semiconductor device of the present invention has a hierarchical bit line configuration consisting of local bit lines LBL and global bit lines GBL, and comprises hierarchical switches SW for controlling connection between the local bit lines LBL and the global bit lines GBL.例文帳に追加

本発明の半導体装置は、ビット線構成がローカルビット線ＬＢＬとグローバルビット線ＧＢＬとに階層化され、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の接続を制御する階層スイッチＳＷを備えている。 - 特許庁

The reduced area memory cell circuit includes: word lines relating to each bit line of a set of bit lines, a first word line for selecting a subset of the set of bit lines, a second word line for selecting a bit line of the subset of bit lines, and a memory cell for storing a bit value on the selected bit line.例文帳に追加

減少された面積のメモリセル回路は、ビット線の組みの各ビット線に関連するワード線と、ビット線の組みのサブセットを選択する第１のワード線と、ビット線のサブセットの１つのビット線を選択する第２のワード線と、選択されたビット線上のビット値を格納するメモリセルを有する。 - 特許庁

The complementary bit line includes first and second bit lines BLT and BLB.例文帳に追加

相補ビット線は、第１ビット線ＢＬＴと第２ビット線ＢＬＢからなる。 - 特許庁

To reduce a capacity between bit lines and resistance of the bit line.例文帳に追加

ビット線間の容量及びビット線の抵抗を構造面から低減する。 - 特許庁

The bit line 110b is arranged on a recess part between the bit lines 110a.例文帳に追加

ビット線１１０ａの間の凹部には、ビット線１１０ｂが配置される。 - 特許庁

Also, in a pair of bit lines 16, intersection is not caused, interval of bit lines is made wider at a half way.例文帳に追加

また、ビットライン対１６は、互いに交差することなく、途中でビットラインの間隔が広くなっている。 - 特許庁

Directions of current flowing through adjacent local bit lines out of the local bit lines are opposite to each other.例文帳に追加

ローカルビットラインのうち隣接したローカルビットラインを通じて流れる電流の方向は互いに反対である。 - 特許庁

Connection switches SW0 to SW3 between bit lines are disposed to serially connect different bit lines.例文帳に追加

異なるビット線を、直列に接続するための、ビット線間接続スイッチＳＷ０〜ＳＷ３を設ける。 - 特許庁

The bit lines are set at power-supply potential under the state, in which the word lines 120 are grounded.例文帳に追加

ワード線１２０を接地した状態でビット線を電源電位とする。 - 特許庁

Bit lines include bit line pairs each of which is composed of an even-numbered bit line and an odd-numbered bit line adjacent to each other.例文帳に追加

ビット線は、互いに隣り合う偶数番目のビット線と奇数番目のビット線とからなるビット線対を含む。 - 特許庁

A bit line equalizer circuit 30a equalizes respectively bit lines BL to a bit line potential VBLA and bit lines /BL to a bit line potential VBLB in accordance with activation of a bit line equalizing signal BLEQ.例文帳に追加

ビット線イコライズ回路３０ａは、ビット線イコライズ信号ＢＬＥＱの活性化に応じて、ビット線ＢＬをビット線電位ＶＢＬＡに、ビット線／ＢＬをビット線電位ＶＢＬＢに、それぞれイコライズする。 - 特許庁

The signal wiring 26 is partially overlaid with the bit lines.例文帳に追加

信号配線２６は、ビット線と部分的に重なる。 - 特許庁

Precharge switches connect the bit lines to a precharge line.例文帳に追加

プリチャージスイッチは、ビット線をプリチャージ線に接続する。 - 特許庁

A first dummy bit line DB is arranged between the first and second bit lines without interposing other bit lines for being fixed to the ground potential.例文帳に追加

第１ダミービット線ＤＢは、第１、第２ビット線の間に他のビット線を介在することなく配設され、且つ接地電位に固定される。 - 特許庁

In a memory part 40, word lines and bit lines are formed with multilayer wiring.例文帳に追加

メモリ部４０において、ワード線ならびにビット線を多層配線で構成する。 - 特許庁

A first multiplexer selects one bit line from the plurality of bit lines to connect the selected bit line to the sense amplifier.例文帳に追加

第１のマルチプレクサは、複数のビット線から１本のビット線を選択してセンスアンプに接続する。 - 特許庁

The nonvolatile semiconductor memory device has: word lines WL; bit lines BL; and memory cells MC connected to between both the lines at crossing portions where the word lines WL and the bit lines BL cross.例文帳に追加

不揮発性半導体記憶装置は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬとビット線ＢＬの交差部で両配線間に接続されたメモリセルＭＣとを備える。 - 特許庁

Adjacent memories having the same selected bit lines and control lines are inhibited from erasure by applying appropriate voltage to unselected word lines, control gate lines, and bit lines.例文帳に追加

同じ選択されたビット線及びコントロール・ゲート線を有する隣接メモリは、選択されないワード線、コントロール・ゲート線、及びビット線へ適切な電圧を印加することによって消去を禁止される。 - 特許庁

In a pair of bit lines 11, intersection is performed at one place and interval of bit lines is made wider from the intersection point.例文帳に追加

ビットライン対１１は、途中１個所で交差し、その交差を境にビットラインの間隔が広くなっている。 - 特許庁

A column decoder (10) selects eight bit lines per address.例文帳に追加

カラムデコーダ(10)は一アドレス当たりビット線を8本選択する。 - 特許庁

Runners 51 and 53 for shielding of fixed voltage shield between bit lines 22 and 18, and between bit lines 21 and 19, respectively.例文帳に追加

本発明は、ビットライン２２と１８、２１と１９間を一定電圧のシルード用ランナー５１，５３でシールドする。 - 特許庁