「Bit lines」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

Bit lines of respective reference cell RC0, RC1 are common.例文帳に追加

それぞれの各リファレンスセルＲＣ０，ＲＣ１のビット線は共通とする。 - 特許庁

A reference cell sub-array 200 having: a plurality of reference cells 205 arranged in rows and columns; a bit lines couple consisting of bit lines 207, 208; and a connection section 270 connecting the bit lines 207, 208 each other, is included.例文帳に追加

行方向および列方向に並んだ複数のリファレンスセル２０５と、ビット線２０７，２０８からなるビット線対と、ビット線２０７，２０８同士を繋ぐ連結部２７０とを有するリファレンスセルサブアレイ２００を備える。 - 特許庁

When a short circuit between bit lines is generated, data of the observed bit line of the high impedance state are reversed from the adjacent low impedance bit line.例文帳に追加

ビット線間ショートがあれば、隣接するロウインピーダンスのビット線からハイインピーダンス状態の注目ビット線のデータを反転させる。 - 特許庁

The bit line decorder scheme is provided that connects data and voltage to a plurality of bit lines at the dual bit flash memory array.例文帳に追加

本発明において、データ及び電圧を、デュアルビット・フラッシュ・メモリ・アレーの複数のビット線へ接続するビット線デコーダ構造が説明される。 - 特許庁

An integrated memory has bit lines BLi, word lines WLk, and memory cells MC arranged at intersections of plate electrode lines PLi.例文帳に追加

集積メモリは、ビット線ＢＬｉ、ワード線ＷＬｋ、プレート電極線ＰＬｉの交点に配置されているメモリセルＭＣを有している。 - 特許庁

This ferroelectric memory has a plurality of word lines, a plurality plate lines, a plurality of bit line pairs, a plurality of charge lines and a memory cell.例文帳に追加

強誘電体メモリは，複数のワード線と複数のプレート線と複数のビット線対と複数のチャージ線とメモリセルとを有する。 - 特許庁

As a dummy bit line is arranged between bit lines of adjacent memory regions, it can be prevented that voltage variation of a bit line affects a bit line of the other region.例文帳に追加

隣接するメモリ領域のビット線の間にダミービット線が配線されるため、ビット線の電圧変化が他のメモリ領域のビット線に影響することを防止できる。 - 特許庁

Two of the bit line pairs adjacent to each other in a row direction constitutes a first column unit wherein the first bit lines are connected together in common, or the second bit lines are connected together in common.例文帳に追加

ロウ方向に隣接する２つのビット線対は、第１のビット線同士が共通接続され、もしくは第２のビット線同士が共通接続されて第１のカラムユニットを構成する。 - 特許庁

The two bit lines constituting the bit line pair are connected to different voltage supply lines 14 and 15 through bit line connection control transistors 11 and 12.例文帳に追加

また、ビット線対を構成する２本のビット線それぞれがビット線接続制御用のトランジスタ１１または１２を介して異なる電圧供給線１４または１５に接続されている。 - 特許庁

In particular, the formed bit line trenches have a uniform width and uniform spacing to adjacent bit lines because connection holes are formed only directly beneath the etch mask that defines the bit lines.例文帳に追加

特に、接続孔は、ビット線を規定するエッチマスク直下にのみ形成されるので、形成されるビット線トレンチは、均一な幅になり、かつ隣接するビット線と均一な間隙になる。 - 特許庁

The bit line selecting switches 14 are connected to one-side ends of odd-numbered bit lines 12 and to the other-side ends of even-numbered bit lines 12.例文帳に追加

奇数番目に位置するビット線１２に対してはその一方の側の端部に、偶数番目に位置するビット線１２に対しては他方の側の端部に、それぞれスイッチ１４を接続する。 - 特許庁

Thereby, since bit lines BLL0, BLL1 are connected, parasitic capacitance of the bit liens BLU0, BLU1 is made large, therefore, potential difference (read-out margin) of bit lines BLU0 and BLU1 is made large.例文帳に追加

これにより、ビット線ＢＬＬ0 ，ＢＬＬ1 が接続されるので、ビット線ＢＬＵ0 ，ＢＬＵ1 の寄生キャパシタンスが大きくなり、したがって、ビット線ＢＬＵ0 ，ＢＬＵ1 の電位差（読み出しマージン）が大きくなる。 - 特許庁

Multiple sense amplifiers S/A1 are provided in a manner corresponding to the bit lines, respectively, and detect the data stored in the memory cells through a bit line selected from the bit lines.例文帳に追加

複数のセンスアンプＳ／Ａ１は、それぞれ複数のビット線に対応して設けられており、該複数のビット線から選択されたビット線を介してメモリセルに格納されたデータを検出する。 - 特許庁

A semiconductor memory device comprises: multiple bit lines; multiple word lines; and multiple memory cells MC that are provided in a manner corresponding to intersections between the bit lines and the word lines and each of which includes a magnetic tunnel junction element capable of storing data.例文帳に追加

半導体記憶装置は、複数のビット線と、複数のワード線と、ビット線とワード線との交点に対応して設けられ、データを記憶可能な磁気トンネル接合素子を含む複数のメモリセルＭＣとを備える。 - 特許庁

This device is provided with a differential amplifier type sense amplifier 11 connected to bit lines BL and a column selection switch 12 switching and controlling connection and disconnection of bit lines BL and data lines DL.例文帳に追加

ビット線ＢＬと接続された差動増幅型センスアンプ１１と、ビット線ＢＬとデータ線ＤＬとの接続・非接続を切替制御するカラム選択スイッチ１２とを備えている。 - 特許庁

This storage device is provided with word lines WL1-WLm, plate lines PL1-PLm/2, bit lines BL1-BLn, memory cells M11-Mmn, a sense amplifier 11, and bit line capacity variable sections 120-1 to 120-n.例文帳に追加

この発明は、ワード線ＷＬ_1 〜ＷＬ_m 、プレート線ＰＬ_1 〜ＰＬ__m/2 、ビット線ＢＬ_1 〜ＢＬ_n 、メモリセルＭ_11〜Ｍ_mn、センスアンプ１１１およびビット線容量可変部１２０−１〜１２０−ｎとを備える。 - 特許庁

The first memory cells are arranged at the intersection points at which a plurality of first word lines cross a plurality of first bit lines which cross the plurality of first word lines, and the second memory cells are arranged at the intersection points at which second word lines arranged in parallel to the first word lines cross the plurality of the first bit lines.例文帳に追加

第１メモリセルは複数の第１ワード線と、複数の第１ワード線と交差する複数の第１ビット線の交点に配置され、第２メモリセルは第１ワード線と平行して配置される第２ワード線と複数の第１ビット線との交点に配置される。 - 特許庁

Memory cells are formed corresponding to intersections of a word line and bit lines.例文帳に追加

ワード線とビット線の交差点に対応してメモリセルが形成されている。 - 特許庁

Bit lines BL and /BL are connected centering sense amplifiers S.例文帳に追加

センスアンプＳを中心として、ビット線ＢＬ及び／ＢＬが接続されている。 - 特許庁

Bit lines (BL0 to BL3) are arranged to intersect the write bit lines, and a current is supplied in a given direction irrespective of a logical value of the write data.例文帳に追加

一方、書込ビット線と交差するようにビット線（ＢＬ０−ＢＬ３）を配置し、書込データの論理値にかかわらず一定方向に電流を流す。 - 特許庁

An equalizing circuit connects a pair of bit lines each other, while connects the pair of bit lines to a pre-charge voltage line, in response to activation of an equalization control signal.例文帳に追加

イコライズ回路は、イコライズ制御信号の活性化に応答して、ビット線対を相互に接続するとともにビット線対をプリチャージ電圧線に接続する。 - 特許庁

A diffusion layer B at the side of the memory cell M1 is connected to bit lines 23, 24.例文帳に追加

メモリセルＭ１側の拡散層Ｂは、ビット線２３，２４に接続される。 - 特許庁

Each of the bit lines is connected to a separate reference cell and a separate transistor.例文帳に追加

各ビット線は別個の基準セル及び別個のトランジスタへ結合している。 - 特許庁

A part or all of bit lines in the sense amplifier which are bit lines connecting the sense amplifier and the shared MOS transistor are embedded in a semiconductor substrate.例文帳に追加

このセンスアンプとシェアードＭＯＳトランジスタ間を接続するビット線であるセンスアンプ内ビット線の一部または全てを半導体基板に埋め込む。 - 特許庁

A technology which minimizes difference of capacitance between global bit lines by connecting the global bit lines to the memory cells having a variety levels in the three-dimensional array is also disclosed.例文帳に追加

また、グローバルビット線を３次元アレイ内の様々なレベルのメモリセルに接続してグローバルビット線間の静電容量差を最小化させる技術を開示する。 - 特許庁

The signal wiring 26 is arranged in a wiring layer upper than the bit lines.例文帳に追加

ビット線よりも上の配線層に信号配線２６が配置されている。 - 特許庁

Bit lines BL1e, BL1o, and BL2e, BL2o of a wiring layer M1 are arranged to have smallest widths and smallest spaces in a chip, and a potential difference V1 at the maximum is imparted between the bit lines.例文帳に追加

配線層Ｍ１のビット線ＢＬ１ｅ，ＢＬ１ｏ，ＢＬ２ｅ，ＢＬ２ｏは、チップ内において、最小幅、最小スペースで配置され、ビット線間には、最大で、電位差Ｖ１が与えられる。 - 特許庁

Digital data are received through N-bit circuit lines of an input module.例文帳に追加

（ａ）入力モジュールのＮビット回路線を通してデジタルデータを受信する。 - 特許庁

first to fourth read bit lines RBL1A(j), RBL1B (j), RBL2A(j), RBL2B(j) are provided in each column.例文帳に追加

第１〜第４の読出用ビット線ＲＢＬ１Ａ（ｊ），ＲＢＬ１Ｂ（ｊ），ＲＢＬ２Ａ（ｊ），ＲＢＬ２Ｂ（ｊ）は、列ごとに設けられる。 - 特許庁

The semiconductor memory device includes a level shift means that performs level shift of the potential of bit lines when a sense amplifier 3 starts reading out the potential of a pair of bit lines, BL and BL_B.例文帳に追加

半導体記憶装置は、センスアンプ3がビット線対BL、BL_Bの電位の読み出しを開始するときのビット線の電位をレベルシフトさせるレベルシフト手段を備える。 - 特許庁

To reduce a wire capacitance of bit lines and a capacitance between the bit lines and to secure a margin against manufacturing variations, in a semiconductor memory device.例文帳に追加

半導体記憶装置において、ビット線の配線容量およびビット線間容量を小さくするとともに、製造上のばらつきに対するマージンを確保する。 - 特許庁

The equal potentials are impressed to the bit lines selected at the reading out operation relating to the memory cells (12) in the magnetic random access memory (MRAM) and the non-selected bit lines.例文帳に追加

磁気ランダムアクセスメモリ(MRAM)中のメモリセル(12)についての読み出し動作時に選択されたビットラインと選択されていないビットラインとに等しい電位を印加する。 - 特許庁

A memory array 1 is constituted so that memory cells capable of storing a plurality of bit data are arranged in a matrix state along a plurality of bit lines and a plurality of word lines.例文帳に追加

メモリセルアレイ１は、複数ビットデータを記憶可能なメモリセルを複数のビット線及び複数のワード線に沿ってマトリクス状に配置されて構成される。 - 特許庁

To suppress reading access delay to occur by parasitic capacitance between bit lines.例文帳に追加

ビットライン間の寄生容量により生じる読み出しアクセス遅延を抑える。 - 特許庁

To provide a single-ended sensing circuit for use with a memory circuit including a plurality of bit lines and a plurality of memory cells connected to the bit lines.例文帳に追加

複数のビット線およびこのビット線に接続された複数のメモリ・セルを含むメモリ回路と共に使用するためのシングルエンド・センシング回路を提供すること。 - 特許庁

To reduce cross talk between bit lines and between bit lines and upper layer wirings or lower layer wirings, in a semiconductor integrated circuit comprising a SRAM.例文帳に追加

ＳＲＡＭセルを含む半導体集積回路において、ビットライン間、及び、ビットラインと上層又は下層配線との間のクロストークを低減する。 - 特許庁

A sense amplifier selecting circuit 1 outputs a pre-charge control signal PDLB performing the prescribed precharge of bit lines BLT1-BLTn, bit lines BLN1-BLNn connected respectively to these sense amplifiers SA1-SAn.例文帳に追加

センスアンプ選択回路1は、このセンスアンプSA1〜SAnに各々接続されるビット線BLT1〜BLTn,ビット線BLN1〜BLNnの所定のプリチャージを行うプリチャージ制御信号PDLBを出力する。 - 特許庁

A discharge transistor DTj is connected to a plurality of bit lines BLj.例文帳に追加

複数のビット線ＢＬｊにディスチャージ用トランジスタＤＴｊを接続する。 - 特許庁

In memory mats 101A, 101C at end sections, bit lines (second bit lines) not being connected to first sense amplifiers SA1 are provided every other column.例文帳に追加

端部のメモリマット１０１Ａ，１０１Ｃ内には、第１のセンスアンプＳＡ１に接続されていないビット線（第２のビット線）が一列置きに設けられている。 - 特許庁

In this case, bit lines BL form a line twist in a bit line twist region 8 in a memory cell field 1.例文帳に追加

この場合、メモリセルフィールド１において、ビットラインＢＬがビットラインツイスト領域８内でツイストを形成している。 - 特許庁

The gate, drain, and source lines of the lead transistor are respectively connected to the cell bit line, the read bit line, and a grounding conductor.例文帳に追加

リードトランジスタのゲート、ドレイン及びソース線は、それぞれ、セルビット線、リードビット線及び接地線に接続されている。 - 特許庁

The bit map fonts can be compressed in font units by expressing the bit map fonts with the line commands by each of the lines.例文帳に追加

ビットマップフォントをライン毎にラインコマンドで表現することにより、フォント単位で圧縮することができる。 - 特許庁

Plural bit lines BL1-BLn are connected to a common data line CDL through a bit line selecting circuit 2.例文帳に追加

複数のビット線ＢＬ１〜ＢＬｎはビット線選択回路２を介して共通データ線ＣＤＬに接続される。 - 特許庁

A column switch circuit (37) connects the main bit line specified by an address signal out of a plurality of main bit lines to a common bit line CNBL.例文帳に追加

カラムスイッチ回路（３７）は、複数の主ビット線の中からアドレス信号で指定された主ビット線を共通ビット線ＣＭＢＬに接続する。 - 特許庁

Also, the capacity between the bit lines and the control gate lines is used to reduce the number of required voltage references.例文帳に追加

必要な電圧基準の数を減少するために、ビット線と制御ゲート線との間の容量も使用する。 - 特許庁