「Bit lines」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

A plurality of memory cells connected to word lines and to bit lines are arranged in a memory cell array 1 like a matrix.例文帳に追加

メモリセルアレイ１にはワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

Thus, it is possible to easily form the main word lines 112A in the lower layers of bit lines 131a and 131b.例文帳に追加

これによりメインワード線１１２Ａをビット線１３１ａ，１３１ｂの下層に容易に形成することができる。 - 特許庁

The dynamic content addressable memory includes a plurality of dynamic content addressable memory cells located at crossing parts of bit lines and word lines.例文帳に追加

ダイナミック連想メモリは、ビット・ラインとワード・ラインの交差部に位置する複数のダイナミック連想メモリセルを備える。 - 特許庁

Memory cells MC are arranged, corresponding to respective intersection points between the bit lines BL0-BL5 and the word lines WL0-WL2.例文帳に追加

ビット線ＢＬ0〜ＢＬ5とワード線ＷＬ0〜ＷＬ2の各交差点に対応して、メモリセルＭＣが配置されている。 - 特許庁

A memory cell block is selected by word selecting lines WSL1, WSL2 and bit selecting lines BSL1, BSL2.例文帳に追加

ワード選択線ＷＳＬ１，ＷＳＬ２およびビット選択線ＢＳＬ１，ＢＳＬ２によりメモリセルブロックを選択する。 - 特許庁

As the bit lines and the control gate lines of the memory array are orthogonal, they can be erased with a cell unit.例文帳に追加

メモリ・アレーのビット線及びコントロール・ゲート線は直交しているので、セル単位で消去することができる。 - 特許庁

In array constitution of a memory cell array, word lines and bit lines are made main/sub-constitution, and a selecting transistor is provided for switching.例文帳に追加

メモリセルアレイのアレイ構成を、ワード線、ビット線を主／副構成にし、切り換え用に選択トランジスタを設ける。 - 特許庁

The memory cell array is arranged correspondingly to sections of the local bit lines LBL, the local bit lines LBL and the global bit lines GBL are arranged with equal pitch, and the global sense amplifier 11 and the local sense amplifier 12 are arranged with twice pitch of the above pitch.例文帳に追加

メモリセルアレイ１０はローカルビット線ＬＢＬの区分に対応して配置され、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬが等ピッチで配置され、その２倍のピッチでグローバルセンスアンプ１１及びローカルセンスアンプ１２が配置されている。 - 特許庁

In another embodiment, high voltage transistors are used to selectively isolate the bit lines from and couple the bit lines to a peripheral circuit in pairs so that each high voltage transistor is shared by two bit lines.例文帳に追加

他の実施形態においては、高電圧トランジスタが選択的にビット線を周辺回路から分離し、ビット線を周辺回路へ対として接続するために使用され、それぞれの高電圧トランジスタが２本のビット線によって共有される。 - 特許庁

A read error in which a short circuit of WL-BC(BL) and a short circuit of WL-SC(SN) are reflected can be detected more quickly without increasing the circuit area by setting the bit lines potential VBLA for the bit lines BL higher than the bit lines potential VBLB for the bit lines /BL.例文帳に追加

ビット線ＢＬに対するビット電位ＶＢＬＡをビット線／ＢＬに対するビット線電位ＶＢＬＢより高く設定することによって、ＷＬ−ＢＣ（ＢＬ）ショートおよびＷＬ−ＳＣ（ＳＮ）ショートを反映した読出しエラーを、回路面積を増大させずに、より早く検出することが可能となる。 - 特許庁

The presence of connection of memory cell transistors corresponding to bit lines BLn of which the pre-charge potential is the ground potential VSS and the bit lines is in an inverse relation to the presence of connection of memory cell transistors corresponding to bit lines BLm of which the pre-charge potential is the power source potential VDD and the bit lines, and the same data can be stored.例文帳に追加

プリチャージ電位を接地電位ＶＳＳとするビット線ＢＬｎに対応するメモリセルトランジスタと同ビット線との接続の有無が、プリチャージ電位を電源電位ＶＤＤとするビット線ＢＬｍに対応するメモリセルトランジスタと同ビット線との接続の有無とは逆の関係で同一のデータを記憶できる。 - 特許庁

The semiconductor memory device includes: a plurality of word lines 3 disposed in parallel; a plurality of bit lines 4 disposed to intersect with the word lines 3; a plurality of memory cells, respectively disposed at intersection portions between the word lines 3 and the bit lines 4 and having a resistance change element 1 and a diode 2; a row decoder 42 for selecting the word lines 3; and a column decoder 43 for selecting the bit lines 4.例文帳に追加

半導体記憶装置は、平行に配置された複数のワード線３と、ワード線３に交差するように配置された複数のビット線４と、ワード線３とビット線４との各交差部に配置され、抵抗変化素子１及びダイオード２を含む複数のメモリセルと、ワード線３を選択する行デコーダ４２と、ビット線４を選択する列デコーダ４３とを備える。 - 特許庁

The semiconductor memory includes bit lines transmitting data of a memory cell, a sense amplifier circuit connected to the bit lines and amplifying data appearing in the bit line by access from the outside, and a latch circuit connected to the bit lines together with the sense amplifier circuit and amplifying and latching data to be refreshed appearing in the bit line.例文帳に追加

半導体記憶装置は、メモリセルのデータを伝播するビット線と、該ビット線に接続され外部からのアクセスにより該ビット線に現れるデータを増幅するセンスアンプ回路と、該ビット線に該センスアンプ回路と共に接続され該ビット線に現れるリフレッシュ対象のデータを増幅してラッチするラッチ回路を含む。 - 特許庁

Bit lines 109, gate insulation films 104 having a charge capturing function, word lines 114 orthogonal to the bit lines 109, and inter-word line embedding insulation films 115 are formed on a surface of a substrate 100, between the bit lines 109 on the substrate 100, on the gate insulation film 104, and between the word lines 114, respectively.例文帳に追加

基板１００表面にビット線１０９、基板１００上のビット線１０９間に電荷捕獲機能を有するゲート絶縁膜１０４、ゲート絶縁膜１０４上にビット線１０９に直交するワード線１１４、ワード線１１４間にワード線間埋め込み絶縁膜１１５が形成されている。 - 特許庁

The nonvolatile semiconductor memory includes a unit cell array MAT00 which has bit lines BL0i to BL2i, word lines WL0i, WL1i intersected by the bit lines BL0i to BL2i, and memory cells MC0 to MC3 connected between the bit lines BL0i to BL2i and the word lines WL0i, WL1i at intersections thereof.例文帳に追加

不揮発性半導体記憶装置は、ビット線ＢＬ０ｉ〜ＢＬ２ｉ、ビット線ＢＬ０ｉ〜ＢＬ２ｉと交差するワード線ＷＬ０ｉ、ＷＬ１ｉ、及びビット線ＢＬ０ｉ〜ＢＬ２ｉ及びワード線ＷＬ０ｉ、ＷＬ１ｉの交差部で両配線間に接続されたメモリセルＭＣ０〜ＭＣ３を有する単位セルアレイＭＡＴ００を備える。 - 特許庁

Transistors 4, 5 drive a pair of data lines DZ, DX to a predetermined potential level in response to potentials of the pair of bit lines BLZ, BLX, thereby transferring data of the pair of bit lines BLZ, BLX to a pair of data bus lines DBZ, DBX.例文帳に追加

該トランジスタ４，５は、ビット線対ＢＬＺ，ＢＬＸの電位に応じてデータ線対ＤＺ，ＤＸを所定電位に駆動することによりビット線対ＢＬＺ，ＢＬＸのデータをデータバス線対ＤＢＺ，ＤＢＸに伝達する。 - 特許庁

A short circuit 30 connected to end parts of the word lines 14 and the bit lines 16 is provided, after an operation mode, the all of the word lines 14 and the bit lines 16 are short-circuited at the time of applying a power source or cutting off a power source.例文帳に追加

ワード線１４及びビット線１６の端部に接続されたショート回路３０が設けられ、動作モード後、電源投入時または電源遮断時に、これらワード線１４及びビット線１６の全てをショートさせる。 - 特許庁

Two different bit lines are connected to a pair of memory transistors respectively.例文帳に追加

互いに異なる２つのビットラインが一対のメモリトランジスタにそれぞれ連結される。 - 特許庁

The bit lines are formed on the inter layer insulating film so as to bury the contact holes.例文帳に追加

コンタクトホールを埋め込むように層間絶縁膜上にビットラインを形成する。 - 特許庁

To perform a stress test detecting defect between a pair of bit lines in a short time.例文帳に追加

ビット線対間の不良を顕在化するストレス試験を短時間で行う。 - 特許庁

First, bit lines BL, bBL and sense amplifier nodes SA, bSA are pre-charged separately.例文帳に追加

まず、ビット線ＢＬ，ｂＢＬとセンスアンプノードＳＡ，ｂＳＡを別々にプリチャージする。 - 特許庁

To decrease the number of bit lines in a semiconductor integrated circuit including memory cells.例文帳に追加

メモリセルを含む半導体集積回路において、ビットラインの数を少なくする。 - 特許庁

Bit lines (10) are formed by implanting dopants by means of a sacrificial hard mask layer.例文帳に追加

ビット線（１０）は、犠牲ハードマスク層を用いて、ドーパント注入で製造される。 - 特許庁

To provide a method of suitably forming contacts on buried bit lines.例文帳に追加

埋め込みビット線の上にコンタクトを好適に形成する方法を提供すること。 - 特許庁

The bit lines 3, 4 is connected to drain terminals of flash memory cells 9-16.例文帳に追加

ビット線３、４は、フラッシュメモリセル９〜１６のドレイン端子が接続されている。 - 特許庁

The current source 6 supplies a constant current to both cells and the bit lines 17.例文帳に追加

電流源６は、両セル及びビット線１７に定電流を供給する。 - 特許庁

The sense lines (302, 303) is used to read and write the addressed bit (320).例文帳に追加

センス線(302,302)はアドレス指定されたビット(325)の読み出し及び書き込みに使用される。 - 特許庁

Dummy bit lines are arranged on the opposite side of an address decoder across a data storage section.例文帳に追加

データ記憶部を挟んでアドレスデコーダの反対側にダミービット線を設置する。 - 特許庁

To prevent crosstalk noise between adjacent bit lines in a dual port DRAM.例文帳に追加

デュアルポートＤＲＡＭにおいて隣接するビット線間でのクロストークノイズを防止する。 - 特許庁

An integrated circuit includes: memory circuitry with bit line structures, each including at least three bit lines; word lines that intersect with the bit line structures at sites; and switching devices located at the sites.例文帳に追加

集積回路は、少なくとも３つのビット線をそれぞれが含むビット線構造と、サイトにおいてビット線構造と交差するワード線と、当該サイトに配置されたスイッチング・デバイスとを有するメモリ回路を含む。 - 特許庁

In this state, bit line switch circuits 130L, 130R connect the bit lines BLL, BLR to voltage nodes 125L, 125R, and connect the bit lines /BLL, and /BLR to voltage nodes 120L, 120R.例文帳に追加

この状態で、ビット線スイッチ回路１３０Ｌ，１３０Ｒは、ビット線ＢＬＬ，ＢＬＲを電圧ノード１２５Ｌ，１２５Ｒと接続し、ビット線／ＢＬＬ，／ＢＬＲを電圧ノード１２０Ｌ，１２０Ｒと接続する。 - 特許庁

In constitution having regular bit lines (BL, /BL) and refresh bit lines (RBL, /RBL), a memory cell MC is constituted of four transistors and two capacitors, complementary data is read out always to a pair of bit line.例文帳に追加

正規ビット線（ＢＬ，／ＢＬ）とリフレッシュビット線（ＲＢＬ，／ＲＢＬ）を有する構成において、メモリセルＭＣを、４トランジスタ／２キャパシタで構成し、対をなすビット線に、常に相補データが読出されるように構成する。 - 特許庁

At the time, reference voltage VGEN is separated from the main reference bit line/BL0, other reference bit lines /BL1, /BL2, /BL3 are connected to the main reference bit line in parallel.例文帳に追加

その際、基準電圧ＶＧＥＮを主参照ビット線／ＢＬ０から分離し、別の参照ビット線／ＢＬ１，／ＢＬ２，／ＢＬ３を主参照ビット線に対し並列に接続する。 - 特許庁

Data of the memory cell 100 is read out from one side of the bit lines BIT to the global bit line RGBIT through the read-out part 103.例文帳に追加

メモリセル１００のデータは一方のビット線ＢＩＴから前記読み出し部１０３を介して読み出し用グローバルビット線ＲＧＢＩＴに読み出される。 - 特許庁

A voltage level, including band gap reference voltage of a DRAM, line voltage for boosted word lines, LOW voltage for word lines, HIGH voltage for bit lines, and bit line equalizing voltage is suitable for sampling.例文帳に追加

ＤＲＡＭのバンドギャップ基準電圧、昇圧語線用線路電圧、語線用ＬＯＷ電圧、ビット線用ＨＩＧＨ電圧およびビット線等化電圧を含んだ電圧レベルは、サンプリングに適している。 - 特許庁

A semiconductor memory device comprises a plurality of bit lines, a plurality of word lines and a plurality of memory cells including memory elements and cell transistors which are connected in series between the two adjacent bit lines.例文帳に追加

半導体記憶装置は、複数のビット線と、複数のワード線と、互いに隣接する２本の前記ビット線間に直列に接続された記憶素子およびセルトランジスタを含む複数のメモリセルとを備える。 - 特許庁

The diffusion bit line 211 is formed also into a line shape below the metal bit line 212, and the metal bit line 212 is connected with the diffusion bit line 211 between the word lines 11.例文帳に追加

拡散ビット線２１１は、金属ビット線２１２の下方に同じくライン状に形成されており、金属ビット線２１２はワード線１１間で拡散ビット線２１１と接続している。 - 特許庁

Each bit line 21 extending perpendicularly to word lines 11 comprises a diffusion bit line 211 formed in a semiconductor substrate 10 and of a metal line-shaped bit line 212 located above the diffusion bit line 211.例文帳に追加

ワード線１１に直交するビット線２１の各々は、半導体基板１０内に形成された拡散ビット線２１１と、その上方のライン状の金属ビット線２１２とから成る。 - 特許庁

A write-in bit line selecting part 5 selects a bit line performing simultaneously write-in out of all bit lines during write-in is selected, and a read-out bit line selecting part 6 selects a bit line performing output of data during read-out.例文帳に追加

書き込みビット線選択部５は、書き込み時に、全ビット線の中から同時に書き込みを行うビット線を選択し、読み出しビット線選択部６は、読み出し時に、データの出力を行うビット線を選択する。 - 特許庁

At the time of read-out operation, the bit line bias circuit 13-1,...13-5 give a bias potential to all bit lines BL1,...BL5.例文帳に追加

読み出し動作時、ビット線バイアス回路１３−１，・・・１３−５は、全てのビット線ＢＬ１，・・・ＢＬ５にバイアス電位を与える。 - 特許庁

Moreover, the n-type impurity region 21 is divided for each bit line group 13 formed of the predetermined number of bit lines 9.例文帳に追加

また、ｎ型不純物領域２１は、所定数のビット線９からなるビット線群１３毎に分割されている。 - 特許庁

The two bit lines of each of the bit line pairs are connected to other precharge circuits and charged to the mutually different precharge voltage.例文帳に追加

各ビットライン対の二つのビットラインは、他のプリチャージ回路に連結され、相異なるプリチャージ電圧にチャージされる。 - 特許庁

The nonvolatile memory array has word lines arranged at intervals of a sub-F (sub-minimum characteristic size F) width, and bit lines substantially perpendicular to the word lines.例文帳に追加

不揮発性メモリアレイは、サブＦ（サブ最小特徴サイズＦ）幅だけ離間して配置されたワード線と、該ワード線にほぼ垂直なビット線とを有する。 - 特許庁

A memory cell array block 310 of the MRAM 300 is arrayed with a plurality of magnetic memory cells 311 at the intersection points of word lines, digit lines and bit lines.例文帳に追加

ＭＲＡＭ３００の、メモリセルアレイブロック３１０には、ワードライン、デジットライン、及びビットラインの交差点に複数個の磁気メモリセル３１１が配列される。 - 特許庁

Bit lines MBL1 to MBL6 are connected to the odd-number column wiring lines SBL1 to SBL6 among the column wiring lines, and a bias potential supply line VLS is connected to the even-number column wiring lines SVL1 to SVL5 via select transistors VLT1 to VLT5.例文帳に追加

列配線のうち奇数番目の列配線SBL1〜SBL6にはビット線MBL1〜MBL6が接続され、偶数番目の列配線SVL1〜SVL5には選択トランジスタVLT1〜VLT5を介してバイアス電位供給線VLSが接続される。 - 特許庁