「P- type」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

The p-type silicon nitride film 3 is formed in contact with the n-type silicon oxide film 2, and the n-type silicon oxide film 2 and p-type silicon nitride film 3 form a p-n junction.例文帳に追加

ｐ型シリコン窒化膜３は、ｎ型シリコン酸化膜２に接して形成され、ｎ型シリコン酸化膜２およびｐ型シリコン窒化膜３は、ｐ−ｎ接合を形成する。 - 特許庁

A P-type well layer 2 is formed on a P-type silicon substrate 1, and a gate finger-type N-channel transistor 3 is formed on the P-type well layer 2.例文帳に追加

Ｐ型シリコン基板１上にＰ型ウェル層２が形成され、Ｐ型ウェル層２上にゲートフィンガー型のＮチャネルトランジスタ３が形成されている。 - 特許庁

A p-type high-density emitter region 106 is formed on the surface part of the p-type silicon substrate 100 deeper than the p-type collector region 103 so as to be adjacent with the n-type source region 105.例文帳に追加

ｐ型シリコン基板１００の表面部に、ｎ型ソース領域１０５と隣接するようにｐ型コレクタ領域１０３よりも深くまでｐ型高濃度エミッタ領域１０６が形成されている。 - 特許庁

The solid-state imaging element includes a P-type silicon substrate 31, an N-type semiconductor layer 32 on the P-type silicon substrate 31, a plurality of photoelectric conversion parts 3, and a P-type barrier region 35.例文帳に追加

固体撮像素子は、Ｐ型シリコン基板３１と、Ｐ型シリコン基板３１上のＮ型半導体層３２と、複数の光電変換部３と、Ｐ型のバリア領域３５とを備える。 - 特許庁

The source and drain regions 31 include a p-type low concentration impurity region 29 contain relatively low impurity concentration of the first conductivity type and a p-type high concentration impurity region 30 containing relatively high p-type impurity concentration.例文帳に追加

ソースおよびドレイン領域３１は、相対的に第１導電型の不純物濃度が小さいｐ型低濃度不純物領域２９と、相対的にｐ型不純物濃度が大きいｐ型高濃度不純物領域３０とを含む。 - 特許庁

A resistance R2 between the p-type base region 11 and the n^+-type cathode region 13 is greater than a resistance R1 between the p-type base region 11 and the p^+-type collector region 14.例文帳に追加

ｐ型ベース領域１１とｎ^＋型カソード領域１３との間の抵抗Ｒ２は、ｐ型ベース領域１１とｐ^＋型コレクタ領域１４との間の抵抗Ｒ１より大きい。 - 特許庁

The cell A has a P-type MIS transistor which includes a P-type source region 13PS, a P-type drain region 13PD, and a gate electrode 16A; and an N-type substrate contact region 13NSC.例文帳に追加

セルＡは、Ｐ型ソース領域１３ＰＳ及びＰ型ドレイン領域１３ＰＤと、ゲート電極１６Ａとを含むＰ型ＭＩＳトランジスタと、Ｎ型基板コンタクト領域１３ＮＳＣとを有している。 - 特許庁

The nitride semiconductor laser device includes: a semiconductor laminated portion including an n-type layer and a p-type layer each constituted of a nitride semiconductor; an n-electrode connected to the n-type layer; and a p-electrode connected to the p-type layer.例文帳に追加

それぞれが窒化物半導体から構成されたｎ型層及びｐ型層を含む半導体積層部と、ｎ型層に接続されたｎ電極と、ｐ型層に接続されたｐ電極と、を有する窒化物半導体レーザ素子に関する。 - 特許庁

This semiconductor ultraviolet sensor comprises: a P-type silicon substrate 1; a P-type impurity layer 2; an N-type impurity layer 3; a P-type impurity layer 4; and a metal wiring layer 5.例文帳に追加

半導体紫外線センサは、Ｐ型シリコン基板１と、Ｐ型不純物層２と、Ｎ型不純物層３と、Ｐ型不純物層４と、金属配線層５とを備えている。 - 特許庁

The p-type region 11 is formed by diffusing a p-type impurity from the front side of the substrate 5 so as to surround the p-type region 7 and high-concentration n-type region 9 as seen from the front side.例文帳に追加

ｐ型領域１１は、表面側から見てｐ型領域７及び高濃度ｎ型領域９を取り囲むように、基板５の表面側からｐ型不純物を拡散して形成されている。 - 特許庁

A plurality of p-type wells 103 are provided at the outside of the p-type annular well 181, and an n-type well 101 is provided so as to surround respective outside surfaces of the p-type wells 103.例文帳に追加

Ｐ型環状ウェル１８１外側には、Ｐ型ウェル１０３が複数設けられており、Ｐ型ウェル１０３の各々の外部の側面を囲むようにＮ型ウェル１０１が設けられている。 - 特許庁

A p-type well 2 has a higher impurity concentration than that of the p-type RESURF layer 18, and is formed in contact with the p-type RESURF layer 18 on the substrate 50 in the n-type impurity region 1.例文帳に追加

Ｐ型ウェル２はＰ型リサーフ層１８よりも高い不純物濃度を有しており、かつＮ型不純物領域１内の基板５０上面においてＰ型リサーフ層１８と接触して形成されている。 - 特許庁

Then, n-type TFT forming region and a pixel electrode forming region are covered by a resist film, and p-type impurities are injected to the polysilicon film 123 of the p-type TFT forming region so as to form a p-type source/drain region.例文帳に追加

次いで、ｎ型ＴＦＴ形成領域及び画素電極形成領域をレジスト膜で覆い、ｐ型ＴＦＴ形成領域のポリシリコン膜１２３にｐ型不純物を注入して、ｐ型ソース／ドレイン領域を形成する。 - 特許庁

A p-type anode area 7 and an n-type short area 9 adjacent to the p-type anode area 7 are formed on the surface layer of the p-type diffusion area 5.例文帳に追加

ｐ形拡散領域５の表面層にｐ形アノード領域７とこのｐ形アノード領域７と隣接してｎ形ショート領域９を形成する。 - 特許庁

The underlayer 3 consists of a p-type poly-Si, the (p) layer 4 consists of p-type a-Si:H, the (i) layer 5 consists of i-type a-Si:H, the (n) layer 6 consists of n-type a-Si:H, and the electrode 7 consists of Al.例文帳に追加

下地層３は、ｐ型ｐｏｌｙ−Ｓｉからなり、ｐ層４は、ｐ型ａ−Ｓｉ：Ｈからなり、ｉ層５は、ｉ型ａ−Ｓｉ：Ｈからなり、ｎ層６は、ｎ型ａ−Ｓｉ：Ｈからなり、電極７は、Ａｌからなる。 - 特許庁

Over them, n-type GaN light-guide layers 3a and 3b, InGaN active layers 4a and 4b, p-type GaN light-guide layers 5a and 5b, p-type AlGaN clad layers 7a and 7b, and p-type contact layers 8a and 8b, are sequentially formed.例文帳に追加

これらの上に、ｎ型ＧａＮ光導波層３ａ，３ｂ、ＩｎＧａＮ活性層４ａ，４ｂ、ｐ型ＧａＮ光導波層５ａ，５ｂ、ｐ型ＡｌＧａＮクラッド層７ａ，７ｂ、ｐ型コンタクト層８ａ，８ｂが順次形成される。 - 特許庁

Under the first sidewall 25 in the n-type well region 11, a p-type lightly-doped layer 23 is formed, while a p-type heavily-doped layer 28 is formed on the outside of the p-type lightly-doped layer.例文帳に追加

ｎ型ウェル領域１１における第１のサイドウォール２５の下側にはｐ型低濃度不純物層２３が形成されていると共に、該ｐ型低濃度不純物層２３の外側にはｐ型高濃度不純物層２８が形成されている。 - 特許庁

To nearly equally perform overetching to a p-type MOS region and an n-type MOS region when gate electrodes are formed in a semiconductor device having a p-type MOS (p-channel MOS transistor) and an n-type MOS (n-channel MOS transistor).例文帳に追加

ｐＭＯＳ（ｐチャネルＭＯＳトランジスタ）とｎＭＯＳ（ｎチャネルＭＯＳトランジスタ）とを有する半導体装置で、ゲート電極形成時に、ｐＭＯＳ領域とｎＭＯＳ領域にほぼ同等のオーバーエッチングを施す。 - 特許庁

To reduce the series resistance of a differential voltage controlled variable capacitor, a p-type electrode embedded on an n-type semiconductor 25 is divided into a first p-type electrode 3 and a second p-type electrode 9 and they are made compact.例文帳に追加

差動型電圧制御可変容量の直列抵抗を低減するため、Ｎ形半導体２５上に埋め込まれたＰ型電極を、第１Ｐ型電極３と第２Ｐ型電極９として複数個に分割して形成し、かつ小型化する。 - 特許庁

There are provided a support substrate 2 composed of a P^--type silicon, a P^+-type silicon layer 3 on the support substrate 2, and thereon, an N^+-type silicon layer 4 and a P^+-type silicon layer 12 mutually as one layer.例文帳に追加

Ｐ^−型シリコンからなる支持基板２を設け、この支持基板２上にＰ^＋型シリコン層３を設け、その上にＮ^＋型シリコン層４及びＰ^＋型シリコン層１２を相互に同層に設ける。 - 特許庁

To lower a resistance of a p-type semiconductor layer group in a semiconductor device with a p-type semiconductor layer group and an n-type semiconductor layer group laminated on a predetermined wafer so that the p-type semiconductor layer group is satisfactorily activated for a practical use.例文帳に追加

所定の基板上において、ｐ型半導体層群及びｎ型半導体層群が積層されてなる半導体素子において、前記ｐ型半導体層群が十分に活性化処理されて実用に足るべく低抵抗化する。 - 特許庁

A plurality of stripe shape grooves 5 are formed at a p-type base layer 4 side which has a p-type emitter layer 3, a n-type base layer 1 and a p-type base layer 4, and an insulated gate electrode 7 is embedded/formed in the groove 5.例文帳に追加

ｐ型エミッタ層３，ｎ型ベース層１，ｐ型ベース層４を持つｐ型ベース層４側に複数のストライプ状の溝５が形成され、この溝５に絶縁ゲート電極７が埋込み形成される。 - 特許庁

An n-type clad layer 2, an active layer 3, a p-type first clad layer 4, a p-type second clad layer 5 and a p-type contact layer 6 are laminated in this order on a principal plane of a GaAs substrate 1.例文帳に追加

ＧａＡｓ基板１の主面上には、ｎ型クラッド層２、活性層３、ｐ型第１クラッド層４、ｐ型第２クラッド層５およびｐ型コンタクト層６がこの順に積層されている。 - 特許庁

To provide a light emitting device capable of suppressing a leakage current between a p-type semiconductor layer and an n-type semiconductor layer, and of sufficiently keeping p-n isolation between the p-type semiconductor layer and the n-type semiconductor layer, which improves the emission intensity.例文帳に追加

ｐ型半導体層とｎ型半導体層との間のリーク電流を抑制し、ｐ型半導体層とｎ型半導体層とのｐｎ分離を十分に確保して発光強度を向上させる発光素子を提供する。 - 特許庁

P-type regions 5 are extendedly provided from a P-type base region 6 toward the direction of a P-type anode region 6, and an n-type region 4, which is used as one part of a drift region, is inserted between these regions 5.例文帳に追加

ｐ型ベース領域６からｐ型アノード領域６方向に向けｐ型領域５を延設し、このｐ型領域５によってドリフト領域の一部となるｎ型領域４を挟み込む。 - 特許庁

A P-conductivity-type region 2a is formed on the surface side of an N-conductivity-type semiconductor substrate 1 while a front-surface-side P-conductivity-type region 4a is formed selectively in a surface-layer part of the P-conductivity-type region 2a.例文帳に追加

Ｎ導電型半導体基板１のおもて面側にはＰ導電型領域２ａが設けられており、Ｐ導電型領域２ａの表層部には、選択的におもて面側Ｐ導電型領域４ａが設けられている。 - 特許庁

An n^+-type source/drain region 112, a p^+-type source/drain region 113, a p-type well 114, an n-type well 117, a p^+-diffusion layer 115, and an n^+-diffusion layer 116 are formed on the embedded oxide film 102.例文帳に追加

埋め込み酸化膜１０２上にｎ^+ 型ソース／ドレイン領域１１２，ｐ^+ 型ソース／ドレイン領域１１３，ｐ型ウェル１１４，ｎ型ウェル１１７，ｐ^+ 拡散層１１５，及びｎ^+ 拡散層１１６が形成されている。 - 特許庁

N-type epitaxial layer 102 having appropriate resistance is deposited on an N-type substrate 101 which is doped to high concentration, and a p-type dose is implanted with a gate 205 masked to form p-type body 210 and P well region 103.例文帳に追加

高濃度ドープにされたＮ型基板１０１上に適切な抵抗率のＮ型エピタキシヤル層１０２を堆積しゲート２０５部をマスクしてＰ型ドーズを注入し、Ｐ型ボデー２１０及びＰ井戸領域１０３を形成する。 - 特許庁

By forming such a structure, a path of a surge current is set to n-type drift layer 2 → p-type layer 3a → p-type base region 3a → body p-type layer 5.例文帳に追加

このような構造とすることで、サージ電流の経路をｎ型ドリフト層２→ｐ型層３ａ→ｐ型ベース領域３ａ→ボディｐ型層５とすることが可能となる。 - 特許庁

On the n-type layer B-N, the p-type substrate P-sub is present for prescribed thickness, and the p-type well region PWEL and an n-type well region NWEL are provided in equal depth.例文帳に追加

Ｎ型層Ｂ-N上にはＰ型基板Ｐ-subが所定厚さ存在し、Ｐ型のウェル領域ＰＷＥＬ、Ｎ型のウェル領域ＮＷＥＬが同等の深さで設けられる。 - 特許庁

A first p-type diffusion layer 101 and a p-type semiconductor layer 102 are arranged on a silicon substrate 100, two n-type diffusion layers 103, 103 are arranged on a surface part of the p-type semiconductor layer 102, and two light receiving parts are constituted.例文帳に追加

シリコン基板１００上に、第１Ｐ型拡散層１０１とＰ型半導体層１０２とを備え、このＰ型半導体層１０２の表面部分に２つのＮ型拡散層１０３，１０３を設けて２つの受光部を構成する。 - 特許庁

The p^+-type body layer 6 is equipped, thereby preventing punch through due to a depletion layer spreading from between the p-type base region 3 (p^+-type body layer 6) and an n^--type drift layer 2, and withstand voltage can be improved.例文帳に追加

ｐ^+型ボデー層６を備えることによって、ｐ型ベース領域３（ｐ^+型ボデー層６）とｎ^-型ドリフト層２の間より広がる空乏層により、パンチスルーしないようにでき、耐圧を向上できる。 - 特許庁

In an n-type well of a p-type semiconductor substrate 1, a p-type diffusion layer 15 functioning as a storage node is so formed as to be connected to a p-type source region 8b.例文帳に追加

Ｐ型半導体基板１のＮ型ウェルにＰ型ソース領域８ｂに接続するようにストレージノードとして機能するＰ型拡散層１５が形成されている。 - 特許庁

An N+-type surface diffusion layer 8 is arranged between P+-type surface layers 6a and 6b which serve as an anode, by which a photocurrent is restrained from leaking out through a P-type channel formed between the P+-type surface diffusion layers 6.例文帳に追加

アノードとなる複数のＰ^+型表面拡散層６ａ，６ｂ間にＮ^+型表面拡散層８を配置して、Ｐ^+型表面拡散層６間に生成するＰ型チャネルを通じての光電流のリークを抑制する。 - 特許庁

Overall P+-type surface layers 6a and 6b are surrounded with an N+-type surface diffusion layer 4, by which a photocurrent is retrained from leaking out of the P+-type surface layers 6a and 6b to a P+-type isolation layer 3.例文帳に追加

また、Ｐ^+型表面拡散層６ａ，６ｂ全体をＮ^+型表面拡散層４により囲むことにより、Ｐ^+型表面拡散層６ａ，６ｂからＰ^+型分離層３への光電流のリークを抑制する。 - 特許庁

The epitaxial wafer for light-emitting diode has a double heterostructure, wherein a p-type GaAlAs clad layer 3, a p-type GaAlAs active layer 2, and an n-type GaAlAs clad layer 1 are formed successively on a p-type GaAs substrate 4.例文帳に追加

発光ダイオード用エピタキシャルウェハは、ｐ型ＧａＡｓ基板４上に、ｐ型ＧａＡｌＡｓクラッド層３、ｐ型ＧａＡｌＡｓ活性層２、ｎ型ＧａＡｌＡｓクラッド層１を順次形成したダブルヘテロ構造をしている。 - 特許庁

In the trench 6, a p-type gate layer 9 made of GaN containing a p-type impurity is buried inside the n-type channel layer 8, and a gate electrode 10 is formed on an outermost surface 15 of the p-type gate layer 9.例文帳に追加

トレンチ６において、ｎ型チャネル層８の内側には、ｐ型不純物を含むＧａＮからなるｐ型ゲート層９が埋設されており、ｐ型ゲート層９の最表面１５には、ゲート電極１０が形成されている。 - 特許庁

A p++ type region 17 of a p-type region having high impurity concentration is formed nearly at the middle part between the n-type regions 8 on the main surface side in the p-type silicon substrate 1.例文帳に追加

ｐ形シリコン基板１内の主表面側においてｎ形領域８間の略中央部に高不純物濃度ｐ形領域たるｐ^++形領域１７が設けられている。 - 特許庁

The P-type of input protective circuit forming part 3 is provided in an N-type of well 216 formed in the silicon substrate 1, and the P-type of input protective circuit forming part 3 is PN-separated from the P-type of input circuit forming part 2.例文帳に追加

そして、Ｐ型入力保護回路形成部３を、シリコン基板１に形成されたＮ型ウェル２１６内に設け、Ｐ型入力保護回路形成部３を、Ｐ型入力回路形成部２からＰＮ分離したことを特徴としている。 - 特許庁

An n-type clad layer 12, an n-side guide layer 14, an active layer 16, a p-side guide layer 18, a p-type clad layer 20, and a p-type contact layer 22 are sequentially formed on an n-type GaAs substrate 10.例文帳に追加

ｎ型ＧａＡｓ基板１０上に、ｎ型クラッド層１２、ｎ側ガイド層１４、活性層１６、ｐ側ガイド層１８、ｐ型クラッド層２０、及びｐ型コンタクト層２２が順番に形成されている。 - 特許庁

Apart from an n-type collector layer 24, a p^- -type impurity area 31 is formed which has lower impurity density than a p-type base layer 21 while connected to the p-type base layer 21.例文帳に追加

ｎ型コレクタ層２４と離間した位置に、ｐ型ベース層２１に接続した状態でｐ型ベース層２１より不純物濃度の低いｐ^−型不純物領域３１を形成する。 - 特許庁

The p-type regions 13, in boundary regions with the n-type layer 12, each include a low impurity region 13A having a lower concentration of p-type impurities that exhibit p-type conductivity than a high impurity region 13B, which is a region in the p-type region 13 adjacent to the boundary region.例文帳に追加

ｐ型領域１３は、ｎ型層１２との境界領域において、境界領域に隣接するｐ型領域１３内の領域である高不純物領域１３Ｂよりも導電型がｐ型であるｐ型不純物の濃度の低い低不純物領域１３Ａを含んでいる。 - 特許庁

The analog circuit is further provided with a deep n-type well provided in the bottom surface side of the p-type Si substrate 101 nearer than the p-type well 107, and is constituted to separate the bottom surface side of the p-type well 107 and the p-type Si substrate 101.例文帳に追加

アナログ回路は、ｐ型ウェル１０７よりもｐ型Ｓｉ基板１０１の底面側に設けられており、ｐ型ウェル１０７およびｐ型Ｓｉ基板１０１の底面側を隔離するように構成されている、ディープｎ型ウェルを備える。 - 特許庁

The semiconductor device is provided with a p-type Si substrate 109, a plurality of p-type wells 103a and 103b connected with each other by means of the bottom side of the p-type Si substrate 109, and an n-type well 101 formed surrounding sides of the p-type wells 103a and 103b.例文帳に追加

半導体装置は、Ｐ型Ｓｉ基板１０９と、Ｐ型Ｓｉ基板１０９の底面側を介して互いに接続する、複数のＰ型ウェル１０３ａ、１０３ｂと、Ｐ型ウェル１０３ａ、１０３ｂの側部を囲むように設けられている、Ｎ型ウェル１０１と、を備える。 - 特許庁

A p-type GaN layer 10 is stacked on an n^- type GaN layer 6, an aperture 28 penetrating through the p-type GaN layer 10 is formed on the p-type GaN layer 10, and an n-type GaN layer 26 is filled in the aperture 28.例文帳に追加

ｎ^−型のＧａＮ層６にp型のＧａＮ層１０が積層されており、ｐ型のＧａＮ層１０にｐ型のＧａＮ層１０を貫通するアパーチャー２８が形成されており、そのアパーチャー２８にｎ型のＧａＮ層２６が充填されている。 - 特許庁