「P- type」に関連した英語例文の一覧と使い方(26ページ目) - Weblio英語例文検索

To solve the problem that the resistance of a conventional p-type boron phosphide layer is sensitively changed due to a slight quantitative change of a p-type impurity to be added in a means for forming the p-type boron phosphide layer.例文帳に追加

従来のｐ形リン化硼素系半導体層の形成手段における、添加するｐ形不純物の僅かな量的変動により、リン化硼素結晶層の抵抗が敏感に変動してしまう問題を解決する。 - 特許庁

A back electrode 32 is formed on a rear surface of the p-type silicon substrate 10.例文帳に追加

ｐ型シリコン基板１０の裏面に裏面電極３２を形成する。 - 特許庁

The surface of the p^+-type semiconductor region 7 is optically exposed.例文帳に追加

ｐ^＋型半導体領域７の表面は、光学的に露出している。 - 特許庁

THIN FILM, METHOD FOR MANUFACTURING P-TYPE ZINC OXIDE THIN FILM AND SEMICONDUCTOR DEVICE例文帳に追加

薄膜及びｐ型酸化亜鉛薄膜製造方法と半導体デバイス - 特許庁

The implanted p-type impurities are scattered by laser anneal.例文帳に追加

そして、注入されたｐ型不純物をレーザアニールにより拡散させる。 - 特許庁

It is preferable that the electron blocking layer is made of p-type AlYGaN.例文帳に追加

前記電子遮断層は好ましくはｐ型ＡｌＹＧａＮからなる。 - 特許庁

A contact interface of a p-type superlattice layer 1 and a light active layer 2 is nonparallel, especially vertical to a laminating plane of the p-type superlattice layer 1.例文帳に追加

ｐ型超格子層１と光能動層２との接触界面を、ｐ型超格子層１の積層面と非平行に、特に、垂直にする。 - 特許庁

The second layer 12 comprises a p-type single crystal gallium nitride(GaN).例文帳に追加

第２層１２はｐ型単結晶の窒化ガリウム（ＧａＮ）からなっている。 - 特許庁

To manufacture a strong p-type SrCu_2O_2 thin film doped with calcium.例文帳に追加

カルシウムがドープされた強いｐ型のＳｒＣｕ_２Ｏ_２薄膜を製造する。 - 特許庁

To provide a p-type gallium nitride compound semiconductor formed of a gallium nitride compound semiconductor layer doped with a p-type impurity.例文帳に追加

ｐ型不純物をドープした窒化ガリウム系化合物半導体層を低抵抗なｐ型とする窒化ガリウム系化合物半導体を提供する。 - 特許庁

Then, an annealing is carried out to increase the conductivity of p-type layer by diffusing hydrogen outside from the exposed surface of the p-type layer.例文帳に追加

この後、ｐ型層の露出させた面から水素を外方拡散させてｐ型層の伝導性を増加させるために、アニールが実行される。 - 特許庁

p-TYPE GROUP III NITRIDE COMPOUND SEMICONDUCTOR AND METHOD OF MANUFACTURING SAME例文帳に追加

ｐ型ＩＩＩ族ナイトライド化合物半導体およびその製造方法 - 特許庁

At least the channel-side of the transfer gate electrode 248 is formed of a p-type semiconductor or a substance, having work function corresponding to the p-type semiconductor.例文帳に追加

この転送ゲート電極２４８を、少なくともそのチャネル側がｐ型半導体またはそれに準じる仕事関数の物質で形成する。 - 特許庁

A p-type impurity is diffused in a semiconductor layer 3 to form a p-type semiconductor layer 4, resulting in forming a pn junction plane 5.例文帳に追加

次いで、Ｐ型の不純物を半導体層３に拡散することによりＰ型半導体層４を形成し、ＰＮ接合面５を形成する。 - 特許庁

The p-type group III nitride semiconductor region 19 includes a first p-type gallium nitride-based semiconductor layer 21, and the oxygen concentration of the first p-type gallium nitride-based semiconductor layer 21 is 5×10^17 cm^-3 or less.例文帳に追加

ｐ型III族窒化物半導体領域１９は、第１のｐ型窒化ガリウム系半導体層２１を含み、第１のｐ型窒化ガリウム系半導体層２１の酸素濃度は５×１０^１７ｃｍ^−３以下である。 - 特許庁

On the inner wall of the holes 16 inside the p-type semiconductor clad layer 12 and the n-type semiconductor clad layer 13, an oxidized region 17 is formed.例文帳に追加

そして、p型半導体クラッド層１２及びn型半導体クラッド層１３内の空孔１６の内壁に酸化領域１７を形成する。 - 特許庁

METHOD OF FORMING INSULATING FILM AND MANUFACTURE OF P-TYPE SEMICONDUCTOR ELEMENT例文帳に追加

絶縁膜の形成方法及びｐ形半導体素子の製造方法 - 特許庁

A resistor region 20 is formed by processing a region immediately below the p-type pad 24 in the surface of the p-type nitride layer 18 through plasma processing.例文帳に追加

ｐ型窒化物層１８の表面のうち、ｐ型パッド２４直下の領域をプラズマ処理することで抵抗領域２０を形成する。 - 特許庁

A p-type epitaxial layer 2 is crystal-grown in the trench aperture part.例文帳に追加

トレンチ開口部にｐ型のエピタキシャル層２を結晶成長させる。 - 特許庁

A semiconductor light-emitting element comprises an n-type semiconductor layer, a p-type semiconductor layer, a light-emitting part, and a p-side electrode.例文帳に追加

実施形態によれば、ｎ形半導体層、ｐ形半導体層、発光部、ｐ側電極を備えた半導体発光素子が提供される。 - 特許庁

METHOD FOR FORMING P-TYPE NITRIDE COMPOUND SEMICONDUCTOR, AND SEMICONDUCTOR DEVICE例文帳に追加

ｐ型窒化物化合物半導体の作製方法及び半導体デバイス - 特許庁

The board 1 includes a p-type semiconductor board 2 containing B, and an n-type epitaxial growth layer 3 containing P, which is formed on the semiconductor board 2.例文帳に追加

基板１は、Ｂを含むＰ型半導体基板２および基板２上に設けられているリンを含むＮ型エピタキシャル成長層３からなる。 - 特許庁

MANUFACTURING METHOD OF p-TYPE NITRIDE SEMICONDUCTOR, AND NITRIDE SEMICONDUCTOR DEVICE例文帳に追加

ｐ型窒化物半導体の製造方法および窒化物半導体装置 - 特許庁

A deep N well 12 of n-type silicon is formed beneath the P well.例文帳に追加

Ｐウェルの下に、ｎ型シリコンの深いＮ型ウェル１２を形成する。 - 特許庁

The body area 19a is integrated with the p-type impurity area 15.例文帳に追加

ボディ領域１９ａはｐ型不純物領域１５と一体化する。 - 特許庁

The first p-type region 31 is connected to the gate electrode 20.例文帳に追加

第１のｐ型領域３１はゲート電極２０に接続されている。 - 特許庁

To provide a composition for forming a p-type diffusion layer which can form a p-type diffusion layer while suppressing occurrence of striation, and to provide a method for manufacturing a p-type diffusion layer and a method for manufacturing a solar cell.例文帳に追加

ストリエーションの発生を抑制しながら、ｐ型拡散層を形成することが可能なｐ型拡散層形成組成物、ｐ型拡散層の製造方法、及び太陽電池セルの製造方法を提供する。 - 特許庁

The Al composition ratio of the p-type AlGaAs intermediate layer 7 is made smaller than that of the p-type AlGaAs upper clad layer 5b, and made larger than that of the p-type GaAs contact layer 8.例文帳に追加

ｐ型ＡｌＧａＡｓ中間層７のＡｌ組成比は、ｐ型ＡｌＧａＡｓ上部クラッド層５ｂのＡｌ組成比よりも小さく、かつ、ｐ型ＧａＡｓコンタクト層８のＡｌ組成比よりも大きくなっている。 - 特許庁

The p-type contact layer 24 consists of a p-type GaN-based semiconductor layer having a thickness of about 500 Å which includes a connection layer 25 having a thickness of about 100 Å to be connected to a p-side electrode 6.例文帳に追加

ｐ型コンタクト層２４は、ｐ側電極６と接続される約１００Åの接続層２５を含む約５００Åの厚みのｐ型ＧａＮ系半導体層からなる。 - 特許庁

When Be is used as a p-type dopant, the p-type characteristics of a p-GaN layer 23 significantly depend on the dislocation density of the surface of a substrate 5 as compared with the case where Mg is used.例文帳に追加

ｐ型ドーパントとしてＢｅを用いる場合、Ｍｇを用いる場合に比べてｐ−ＧａＮ層２３のｐ型特性は、基板５の表面の転位密度に顕著に依存する。 - 特許庁

To provide a semiconductor integrated circuit device that can be suitably used for both an electronic device performing P-P type data transmission and an electronic device performing P-MP type data transmission.例文帳に追加

Ｐ−Ｐ型データ伝送を行う電子装置及びＰ−ＭＰ型データ伝送を行う電子装置の両方において好適に利用可能な半導体集積回路装置を提供する。 - 特許庁

An n+-type GaAs layer 24, an n+-type InGaP layer 26, an n+- typed InAlP layer 28, an n-type InGaP layer 30, a p-type InGaP layer 32, and a p-type InAlP layer 34 are laminated in this order on an n+-type GaAs substrate 22.例文帳に追加

ｎ^+ 型ＧａＡｓ基板２２の上に、ｎ^+ 型ＧａＡｓ層２４、ｎ^+ 型ＩｎＧａＰ層２６、ｎ^+ 型ＩｎＡｌＰ層２８、ｎ型ＩｎＧａＰ層３０、ｐ型ＩｎＧａＰ層３２、およびｐ型ＩｎＡｌＰ層３４が、この順序で積層されている。 - 特許庁

The vertical junction FET 1a comprises an n^+-type drain semiconductor 2, an n-type drift semiconductor 3, a p^+-type gate semiconductor 4, an n-type channel semiconductor 5, an n^+-type source semiconductor 7 and a p^+-type gate semiconductor 8.例文帳に追加

本発明に係る縦型ＪＦＥＴ１ａは、ｎ^＋型ドレイン半導体部２と、ｎ型ドリフト半導体部３と、ｐ^＋型ゲート半導体部４と、ｎ型チャネル半導体部５と、ｎ^＋型ソース半導体部７と、ｐ^＋型ゲート半導体部８とを備える。 - 特許庁

A light-emitting element is configured, by successively laminating an n-type GaN layer 12, an InGaN light-emitting layer 16, a p-type GaN layer 20, a p-type electrode 22, and an n-type electrode 24 on a substrate 10.例文帳に追加

発光素子は、基板１０上に順次ｎ型ＧａＮ層１２、ＩｎＧａＮ発光層１６，ｐ型ＧａＮ層２０、ｐ型電極２２及びｎ型電極２４を積層して構成させる。 - 特許庁

Since the N-type well region 25 is applied with the highest electric potential within the device, the parasitic bipolar transistor comprising the P-type substrate 1, the N-type well region 25, and a P-type well region 27 is not operated.例文帳に追加

Ｎ型ウエル領域２５には装置内の最高電位が印加されているので、Ｐ型基板１、Ｎ型ウエル領域２５及びＰ型ウエル領域２７からなる寄生バイポーラトランジスタは動作しない。 - 特許庁

The built-in TEC comprises at least one coupling of an N-type electrode 116, a P-type electrode 118, and conductive elements 122-134 that couple the N-type electrode 116 and P-type electrode 118 to one another in series.例文帳に追加

内蔵ＴＥＣは、Ｎ型電極１１６およびＰ型電極１１８とそれらを直列に結合する導体素子１２２〜１３４からなるカップルの少なくとも１つから構成される。 - 特許庁

Further, a p+-type region is formed without direct contact with the n+-type source between the isolated n+-type source regions to be contacted with a p-type gate provided in parallel at both sides of each channel.例文帳に追加

さらには各チャネルの両側に平行して設けられるｐゲートへは、分離されたｎ+ソース領域間に、ｎ+ソースとは直接接することなくｐ+領域を形成することによりコンタクトする。 - 特許庁

An n-type drain region 4 and a p-type well region 5 are formed apart from each other in a semiconductor layer 3 on an insulation layer 2, and an n-type source region 6 is formed in the p-type well region 5.例文帳に追加

絶縁層２上の半導体層３内に、ｎ形ドレイン領域４とｐ形ウェル領域５とが離間して形成され、ｐ形ウェル領域５にｎ形ソース領域６が形成される。 - 特許庁

Thus, a p-type active layer 2a, formed of p-type GaAs is formed on the flat parts 1a and 1c and an n-type active layer 2b formed of n-type GaAs, is formed on the inclination part 1b.例文帳に追加

それにより、平坦部１ａ，１ｃ上にｐ型ＧａＡｓからなるｐ型活性層２ａが形成され、傾斜部１ｂ上にｎ型ＧａＡｓからなるｎ型活性層２ｂが形成される。 - 特許庁

In a semiconductor substrate 22 (a heavily-doped p-type substrate 23, whereon a high concentration n-type epitaxial layer 24 and a hightly-doped n-type epitaxial layer 25 are deposited), a p-type channel layer 26 is formed and trenches 29 are formed shallow.例文帳に追加

半導体基板２２（高濃度ｐ型基板２３に高濃度ｎ型エピタキシャル層２４，低濃度ｎ型エピタキシャル層２５を有する）にｐ型チャネル層２６を形成し、トレンチ２９を浅く形成する。 - 特許庁

Further, by arranging the positions of the p-type electrodes and n-type electrodes in such a way that they may be shifted mutually, the light emitting point in the light emitting layer 2 is controlled according to a selection pattern of the p-type electrodes and n-type electrodes.例文帳に追加

そして、ｐ型電極とｎ型電極とを互いに位置をずらして配置し、ｐ型電極とｎ型電極との選択パターンによって発光層２における発光点を制御する。 - 特許庁

In the thermoelement block manufacturing step, a p-type thermoelement block 15 and an n-type thermoelement block 16 are manufactured wherein electrodes 14 are bonded to the both surfaces of the p-type thermoelement 12 and the n-type thermoelement 13.例文帳に追加

熱電素子ブロック製造工程では、Ｐ型の熱電素子12及びＮ型の熱電素子13の両面に電極14が接合されたＰ型熱電素子ブロック15及びＮ型熱電素子ブロック16が製造される。 - 特許庁

A carbon nanotube CMOS (complementary metal-oxide semiconductor) 1 is composed of an N-type carbon nanotube FET (field-effect transistor) 2 (hereinafter called as an N-type CN-FET 2) and a P-type carbon nanotube FET 3 (hereinafter called as a P-type CN-FET 3).例文帳に追加

カーボンナノチューブＣＭＯＳ１は、Ｎ型カーボンナノチューブＦＥＴ２（以下、Ｎ型ＣＮ−ＦＥＴ２という）とＰ型カーボンナノチューブＦＥＴ３（以下、Ｐ型ＣＮ−ＦＥＴ３という）とから構成される。 - 特許庁

At the heterointerface of the n-type single crystal SiGe layer and the p-type single crystal SiGeC layer, a band gap of the p-type single crystal SiGeC layer is not smaller than the n-type single crystal SiGe layer.例文帳に追加

ｎ型単結晶ＳｉＧｅ層とｐ型単結晶ＳｉＧｅＣ層のヘテロ界面において、ｐ型単結晶ＳｉＧｅＣ層のバンドギャップは、ｎ型単結晶ＳｉＧｅ層以上である。 - 特許庁

The circumference of the mesa is embedded by forming an n-type InP current block layer 18, a p-type InP embedding layer 19 and an n-type InP embedding layer 20 on the p-type InP embedding layer 17.例文帳に追加

そして、ｐ型ＩｎＰ埋込層１７上に、ｎ型ＩｎＰ電流ブロック層１８、ｐ型ＩｎＰ埋込層１９及びｎ型ＩｎＰ埋込層２０を形成してメサの周囲を埋め込む。 - 特許庁