「RAM cache」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A microcomputer 1 has an instruction cache 7 and central processing unit 2 that are built in one chip, and furthermore, comprises an instruction RAM 12 for storing the instruction executed by the central processing unit 2.例文帳に追加

マイクロコンピュータ１は、命令キャッシュ７と中央処理装置２とを１チップに内蔵しており、さらに、中央処理装置２が実行する命令を格納する命令ＲＡＭ１２を備えている。 - 特許庁

Therefore, it is possible to store the same data in both a cache memory 23 and a main storage RAM 21 about the specific data without switching the write-back method to the write-through method.例文帳に追加

したがって、ライトスルー方式への切り替えを行うことなく、特定のデータについてはキャッシュメモリ２３及び主記憶ＲＡＭ２１の両方に同一のデータが記憶されるようにすることができる。 - 特許庁

The information processing device includes in the memory area of the RAM a user area for use by each process and a cache area for temporarily storing data to be stored into an HDD by the process.例文帳に追加

本実施形態に係る情報処理装置は、ＲＡＭの記憶領域に、各プロセスによって使用されるユーザ領域と、当該プロセスによってＨＤＤへ格納されるデータを一時的に記憶するキャッシュ領域とを含む。 - 特許庁

The mobile terminal 3 comprises: an entry section 31; an interrupt controller 32; a management section 33; a cache 34; an IC card interface 36; a ROM 37; a RAM 38; a transmission reception section 39; and a display section 40.例文帳に追加

携帯端末装置３は、入力部３１と、割り込みコントローラ３２と、管理部３３と、キャッシュ３４と、ＩＣカードインターフェース３６と、ＲＯＭ３７と、ＲＡＭ３８と、送受信部３９と、表示部４０とから構成される。 - 特許庁

To provide a BIOS data storage device of a computer system which reduces the cost by storing BIOS data in a specific area of a static RAM used as a cache memory without using any expensive ROM and its driving method.例文帳に追加

高価なＲＯＭを使用せず、キャッシュメモリに用いられる静的ＲＡＭの特定領域にＢＩＯＳデータを格納して原価を低減し得るコンピュータシステムのＢＩＯＳデータ格納装置及びその駆動方法を提供する。 - 特許庁

This clock gate circuit 22 supplies the clock signal CLK to the tag RAM 22 only when a cache line where a word to be read out is stored is changed or when a processor 14 detects a branch instruction.例文帳に追加

このクロックゲート回路２２により、読み出そうとするワードが格納されるべきキャッシュラインが移った場合、又は、プロセッサ１４において分岐命令が検出された場合にのみ、クロック信号ＣＬＫをタグＲＡＭ２２へ供給する。 - 特許庁

The system comprises a read only memory (ROM) configured to store a first group of the microcode and a random access memory (RAM) cache configured to temporarily store blocks of a second group of the microcode.例文帳に追加

当システムは、マイクロコードの第１のグループを格納するよう構成された読み出し専用メモリ（ＲＯＭ）及びマイクロコードの第２のグループのブロックを一時的に格納するよう構成されたランダム・アクセス・メモリ（ＲＡＭ）キヤツシュを有する。 - 特許庁

In the cache device constituted so that a logical data line of a data array corresponds to a tag of an address array, the data array is constituted of a RAM whose physical line width is narrower than the line size of a logical data line.例文帳に追加

アドレスアレイの１のタグに対してデータアレイの論理的な１のデータラインが対応するよう構成されたキャッシュ装置であって、前記データアレイは論理的なデータラインのラインサイズよりも物理的なライン幅の狭いＲＡＭで構成する。 - 特許庁

A first means to save storage information of a RAM built-in the microcomputer in a cache memory 21 based on command issuance from a host system 26, a second means to develop a program stored in an external program memory of the microcomputer in the RAM and a third means to execute the developed program are formed by the microcomputer 23.例文帳に追加

ホストシステム（２６）からのコマンド発行に基づいて、マイクロコンピュータに内蔵されたＲＡＭの記憶情報をキャッシュメモリ（２１）に待避する第１手段と、マイクロコンピュータの外部のプログラムメモリに記憶されているプログラムを上記ＲＡＭに展開する第２手段と、展開されたプログラムを実行する第３手段とをマイクロコンピュータ（２３）によって形成する。 - 特許庁

The initialization program omits detailed diagnosis except about an item in which an anomaly is detected from the fault information, and caches an entire decompression program in a cache memory 16 to decompress the selected operation program into a RAM 13.例文帳に追加

初期化プログラムは、前記障害情報に基き異常が検出された項目以外の詳細診断を省略するとともに、解凍プログラムをキャッシュメモリ１６に全てキャッシュインさせ、選択された運用プログラムをＲＡＭ１３に解凍する。 - 特許庁

A timing correction part 117 sets the prefetch timing from the statistics of the timings shown by the access statistical information 116, the time for prefetch processing and the time for accessing a RAM 111 when the cache miss occurs.例文帳に追加

タイミング補正部１１７は、アクセス統計情報１１６で示されるタイミングの統計量とプリフェッチ処理のための時間とキャッシュミスが発生した場合にＲＡＭ１１１にアクセスするための時間とから、プリフェッチ処理を実行するタイミングを設定する。 - 特許庁

To provide a high-accuracy verification method by using a batch compare system, with which non-coincidence of compare in a RAM (cache/TLB) occurs only in he case of real non-coincidence occurrence (when the defect of logic to be verified is detected), for all verification programs.例文帳に追加

ＲＡＭ（キャッシュ・ＴＬＢ）のコンペア不一致の発生を真の不一致時（被検証論理の不良検出時）のみとした一括コンベア方式を、全ての検証プログラムにおいて使用することにより、高精度の検証方法を提供する。 - 特許庁

At the reading of the micro-instruction, a reading data deciding circuit 50 decides which data of the control storage RAM 30 or a cache data area 40b or the main storage device 2 should be selected according to TAG information 100a of a control storage index address 100.例文帳に追加

マイクロ命令読み出し時、読み出しデータ判定回路５０は制御記憶索引アドレス１００のＴＡＧ情報１００ａにより、制御記憶ＲＡＭ３０かキャッシュデータアレイ４０ｂか主記憶装置２のデータのうちどれを選択するか判定する。 - 特許庁

When an erasing instruction is outputted from an operating section 1 to an erasing section 7, the management information of an image for which an erasing instruction is issued among combinations of management information and image data stored for each image is read and stored in an erased data cache section 4b of a RAM 4.例文帳に追加

操作部１から削除部７に対して削除指示が出力されたとき、画像毎に格納されている管理情報と画像データの組のうち、削除指示された画像の管理情報を読み出してＲＡＭ４の削除データ一時記憶部４ｂに格納する。 - 特許庁

This cache memory system in which a main CPU is connected with a main memory constituted of an ROM and an RAM through an external bus is constituted of 4-way set associative caches where each Way has Tag 45, Valid bit 46, Dirty bit 47, and data block 48.例文帳に追加

メインＣＰＵと、ＲＯＭとＲＡＭからなる主記憶装置とが外部バスを通じて相互に接続されているキャッシュメモリシステムであって、４−ｗａｙセットアソシエイティブキャッシュからなり、各ＷａｙはＴａｇ４５、Ｖａｌｉｄビット４６、Ｄｉｒｔｙビット４７、データブロック４８を持つ。 - 特許庁