「VDL」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Also, VDH=VSUB+ΔV(ΔV=0 to 0.7 V) and VDL=VSUB-ΔV are established.例文帳に追加

また、ＶＤＨ＝ＶＳＵＢ＋ΔＶ（ΔＶ＝０〜０．７Ｖ）、ＶＤＬ＝ＶＳＵＢ−ΔＶとする。 - 特許庁

A switch means is provided between memory-cell-connected bit lines BL and local bit lines LBL to allow separation and connection, the BL being VDL/2 precharged, the LBL being VDL precharged.例文帳に追加

メモリセルの接続されるビット線ＢＬとローカルビット線ＬＢＬの間にスイッチ手段を設け分離結合できるようにし、ＢＬをＶＤＬ／２プリチャージとし、ＬＢＬをＶＤＬプリチャージとする。 - 特許庁

When an output waveform is dropped during the address electrical discharge, an NMOS 21 of a buffer circuit 20 is turned on to suppress a low voltage (VDL) from a low voltage power supply terminal VDL due to a back gate effect, and a signal at a potential lower than the VDL is inputted to a gate of an IGBT 13.例文帳に追加

アドレス放電時の出力波形の立ち下がり時には、バッファ回路２０のＮＭＯＳ２１がオンすることで、低電圧電源端子ＶＤＬからの低電圧（ＶＤＬ）はバックゲート効果により抑制され、ＩＧＢＴ１３のゲートには、ＶＤＬよりも低い電位の信号が入力される。 - 特許庁

The prescribed voltage VTG is set so that bit line potential difference after amplification is assumed to VDL and voltage of the control signal when a current of 1 μm is made to flow in a transistor used in the transfer gate is assumed to VT and 1/5×VDL+VT≤VTG≤1/2×VDL+VT is satisfied.例文帳に追加

所定の電圧ＶＴＧは、増幅後のビット線電位差をＶＤＬ、トランスファーゲートに使用されるトランジスタに１μｍの電流が流れるときの制御信号の電圧をＶＴとして、１／５×ＶＤＬ＋ＶＴ≦ＶＴＧ≦１／２×ＶＤＬ＋ＶＴ、となるようにする。 - 特許庁

A switch means is provided between a bit line BL to which a memory cell is connected and a local bit line LBL to allow separation coupling, the BL is considered as VDL/2 precharge, and the LBL is considered as VDL precharge.例文帳に追加

メモリセルの接続されるビット線ＢＬとローカルビット線ＬＢＬの間にスイッチ手段を設け分離結合できるようにし、ＢＬをＶＤＬ／２プリチャージとし、ＬＢＬをＶＤＬプリチャージとする。 - 特許庁

PL/I was one of the first languages to have a formal semantic definition, using the Vienna Definition Language. 例文帳に追加

PL/Iは,形式意味論定義を持った最初の言語の一つであり,ウィーン定義言語(VDL)を使用している． - コンピューター用語辞典

The anodes of the diodes 31-33 are connected to the gate of the IBT 2, and the cathodes thereof are connected to the low-voltage power supply terminal VDL, thereby electrically connecting the gate of the IGBT 2 and the low-voltage power supply terminal VDL.例文帳に追加

ダイオード３１〜３３は、アノードをＩＧＢＴ２のゲートに接続し、カソードを低電圧電源端子ＶＤＬに接続することで、ＩＧＢＴ２のゲートと低電圧電源端子ＶＤＬとの間を電気的に接続する。 - 特許庁

Since the potential of a node N5 is VDL (=0V), the output voltage V_O is applied to both the ends of a resistor element R0.例文帳に追加

ノードＮ５の電位はＶＤＬ（＝０Ｖ）であるため、抵抗素子Ｒ０の両端に出力電圧Ｖ_Oが印加される。 - 特許庁

When a signal at a high level (a breakdown voltage VDL) is given to the level conversion circuit 1, the TRs 12, 9 are respectively turned on and off.例文帳に追加

レベル変換回路１にハイレベル（降圧電源電圧ＶDL）の信号が入力されると、トランジスタ１２，９がＯＮ、ＯＦＦする。 - 特許庁

Also, an anode side is connected from the connection point VC through a diode 4 connected to the connection point VC to a power source VDL.例文帳に追加

また、接続点ＶＣから、アノード側を接続点ＶＣに接続したダイオード４を介して電源ＶＤＬに接続する。 - 特許庁

A PMOS transistor 103, whose on/off operation is controlled by the operational amplifier 102, outputs an internal node voltage VDL.例文帳に追加

このオペアンプ１０２によってオン／オフ動作が制御されるＰＭＯＳトランジスタ１０３が，内部ノード電圧ＶＤＬを出力する。 - 特許庁

Moreover, the setting circuit 17 outputs an initial voltage VDL, as an initial state for driving the level shifter 10.例文帳に追加

また、電圧設定回路１７は、レベルシフタ１０を駆動させる際の初期状態として、初期電圧ＶDLを出力するようにした。 - 特許庁

An intermediate node drive N channel MOS transistor is connected between a connection node and a low side power source (VDL) of this series object.例文帳に追加

この直列体のトランジスタの接続ノードとロー側電源（ＶＤＬ）との間に、中間ノードドライブＮチャネルＭＯＳトランジスタを接続する。 - 特許庁

The first current control part 10 controls the current through the internal power generation part 20 while the internal supply voltage VDL is not higher than a set voltage, and the second current control part 11 controls the current through the internal power generation part 20 while the internal supply voltage VDL exceeds the set voltage.例文帳に追加

第１の電流制御部１０は、内部電源電圧ＶＤＬが設定電圧以下である場合、内部電源発生部２０の電流を制御し、第２の電流制御部１１は、内部電源電圧ＶＤＬが設定電圧を超える場合、内部電源発生部２０の電流を制御する。 - 特許庁

The VDH power supply has a variable voltage whereas the VH power supply, the VDL power supply and the Vss power supply (GND) are fixed at constant voltage levels.例文帳に追加

また、ＶＤＨ電源は電圧を可変とし、ＶＨ電源、ＶＤＬ電源及びＶｓｓ電源（ＧＮＤ）は一定の電圧に固定する。 - 特許庁

The internal power generation part 20 reduces an external supply voltage VDD to an internal supply voltage VDL according to a reference voltage VREF.例文帳に追加

内部電源発生部２０は、基準電圧ＶＲＥＦに応じて、外部電源電圧ＶＤＤから内部電源電圧ＶＤＬに降圧する。 - 特許庁

Rather than using a VDL, digital elements such as registers and multiplexers are used for performing the automatic deskew tuning and alignment procedure.例文帳に追加

自動スキュー除去同調および整列手順を実施するために、ＶＤＬを使用するのではなく、レジスタおよびマルチプレクサ等のディジタル素子を用いる。 - 特許庁

VDL is not used but digital elements such as registers and multiplexers are used to execute automatic skew elimination tuning and arrangement procedures.例文帳に追加

自動スキュー除去同調および整列手順を実施するために、ＶＤＬを使用するのではなく、レジスタおよびマルチプレクサ等のディジタル素子を用いる。 - 特許庁

The power supplies connected with the N^+ top contact, the source of the PMOS and the source of the NMOS are a VH power supply, a VDH power supply, and a VDL power supply, respectively.例文帳に追加

Ｎ^＋ トップコンタクト、ＰＭＯＳのソース、ＮＭＯＳのソースに接続された各々の電源をＶＨ電源、ＶＤＨ電源、ＶＤＬ電源とする。 - 特許庁

Therefore, the stable output voltage VOUT, obtained by series/parallel connection switching operation of the two capacitors, becomes a half that of the internal node voltage VDL.例文帳に追加

したがって，２個のキャパシタの直列／並列接続切り換え動作によって得られる安定した出力電圧ＶＯＵＴは，内部ノード電圧ＶＤＬの１／２となる。 - 特許庁

In array stress mode, power source voltage VCC and substrate voltage VBB are the same voltage as that in a normal mode, boosting voltage VPP, dropping voltage VDL, plate voltage VPLT are leveled up respectively.例文帳に追加

アレイストレスモードでは、電源電圧Ｖ_CCおよび基板電圧Ｖ_BBの電圧はノーマルと同じ電圧、昇圧電圧Ｖ_PP、降圧電圧Ｖ_DL、プレート電圧Ｖ_PL_T がそれぞれレベルアップされる。 - 特許庁

In this reproducing device capable of double speed reproduction, a motion information detection part 161 obtains detection signals VDL for detecting image motions by using video signals reproduced from a disk 10.例文帳に追加

倍速再生が可能な再生装置において、動き情報検出部１６１は、ディスク１０から再生されたビデオ信号を用いて画像動きを検出した検出信号ＶＤＬを得る。 - 特許庁

A comparison part 160 compares a user set level with the detection signals VDL and/or ADL and a main MPU part 16 sets a double speed reproduction mode in the case that a detection signal level is higher.例文帳に追加

比較部１６０は、ユーザ設定レベルと、検出信号ＶＤＬ及び又はＡＤＬとを比較して、メインＭＰＵ部１６は、検出信号レベルが大きい場合には、倍速再生モードを設定する。 - 特許庁

Under a normal case, when the mass of ions to reach an ion detector 13 becomes large, a peak value of output signal from a secondary electron multiplier 15 becomes large, thereby, the threshold voltage VDL is made high in line with this.例文帳に追加

通常、イオン検出器１３に到達するイオンの質量が大きくなると、二次電子増倍管１５からの出力信号の波高値は高くなるから、これに合わせて閾値電圧ＶDLを高くする。 - 特許庁

Moreover, the booster circuit 21 is provided with a stabilizing circuit 21a for stabilizing the step-up voltage VPP, and the voltage step-down circuit 22 is provided with a stabilizing circuit 22a for stabilizing the step-down circuit VDL.例文帳に追加

また、昇圧回路２１には昇圧電圧ＶＰＰを安定化させる安定化回路２１ａが設けられ、降圧回路２２には降圧電圧ＶＤＬを安定化させる安定化回路２２ａが設けられている。 - 特許庁

A means 47 for judging failure of low-order side differential amplifying sections compares respective output voltage values VD5-VD8 of the low-order side differential amplifying sections 35-38 with the voltage VdL for diagnosing the low-order side, thereby carrying out the failure diagnosis.例文帳に追加

下位側差動増幅部故障判定手段４７は、下位側の各差動増幅部３５〜３８の各出力電圧ＶＤ５〜ＶＤ８と下位側診断用電圧ＶｄＬとを比較して故障判定を行なう。 - 特許庁

N-type impurity layers N14, N15, and N16 functioning as a body region are connected to a high potential line VDL via the N-type impurity layers N17, N18 and N19, respectively, and moreover via the N-type impurity layer NL.例文帳に追加

ボディ領域として機能するＮ型不純物層Ｎ１４，Ｎ１５，Ｎ１６にはそれぞれＮ型不純物層Ｎ１７，Ｎ１８，Ｎ１９を介して、更にいずれもＮ型不純物層ＮＬを介して高電位線ＶＤＬに接続される。 - 特許庁

A control/processing part 30 sends data for establishing a threshold voltage VdL to a D/A conversion part 25 synchronized with scanning a voltage to be applied on a quadrupole mass filter for mass scanning, based on the data held in a memory part 31.例文帳に追加

制御／処理部３０は記憶部３１に保持されているデータに基づいて、質量走査のために四重極質量フィルタへ印加する電圧を走査するのに同期して閾値電圧ＶdLを設定するためのデータをＤ／Ａ変換部２５へ送る。 - 特許庁

When a stress voltage (external VDL) is applied to bit lines BLTO, BLBO, BLTO', BLBO' with the elements to be protected as column switches TY1, TY2, a column selection line YSO connected to gates of the related column switches TY1, TY2 is set to a high level (VDD).例文帳に追加

保護すべき素子をカラムスイッチＴＹ１，ＴＹ２として、ビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ０’，ＢＬＢ０’にストレス電圧（外部ＶＤＬ）を与えられたとき、関連するカラムスイッチＴＹ１，ＴＹ２のゲートに接続されたカラム選択線ＹＳ０をハイレベル（ＶＤＤ）にする。 - 特許庁

A receiver 24 of a receiver side block 22 is provided with a clock phase detector 27 and a VDL 28 for configuring a mesochronous type synchronization circuit, receives data of the inter-block interface without setup/hold violation and transfers the data to an internal circuit of the receiver side block 22.例文帳に追加

受信側ブロック２２の受信器２４にメソクロナスタイプの同期化回路を構成するクロック位相検出器２７と、ＶＤＬ２８を備え、ブロック間インターフェースのデータをセットアップ／ホールド違反なしに受信し、受信側ブロック２２の内部回路に転送する。 - 特許庁

The output buffer circuit 1 is also provided with a second level converter circuit 22 for outputting a signal D with the ground and the external output interface power supply potential VDH, defined as amplitude range on the basis of a control input signal C with the ground and the power supply potential VDL at the semiconductor chip core side, defined as an amplitude range.例文帳に追加

また、グランドと半導体チップコア側の電源電位ＶＤＬとを振幅範囲とする制御入力信号Ｃに基づいて、グランドと外部出力インターフェース電源電位ＶＤＨとを振幅範囲とする信号Ｄを出力する第２レベルコンバータ回路２２を備えた。 - 特許庁

On the basis of the phase comparing signal SPD, a control logic circuit 2 judges the advancement of the phase of the feedback clock RCLK relative to the input clock ICLK and controls a delay time DT of the VDL 1R so that the phase error of the input clock ICLK and the feedback clock RCLK can become zero.例文帳に追加

制御ロジック回路２は位相比較信号ＳＰＤに基づき、帰還クロックＲＣＬＫの入力クロックＩＣＬＫに対する位相の進み具合を判断し、入力クロックＩＣＬＫと帰還クロックＲＣＬＫとの位相誤差がゼロになるように、ＶＤＬ１Ｒの遅延時間ＤＴを制御する。 - 特許庁

The output buffer circuit 1 is provided with a first level converter circuit 21 for outputting a signal B with a ground and an external output interface power supply potential VDH, defined as amplitude range on the basis of a data input signal A with the ground and a power supply potential VDL, at a semiconductor chip core side defined as an amplitude range.例文帳に追加

出力バッファ回路１は、グランドと半導体チップコア側の電源電位ＶＤＬとを振幅範囲とするデータ入力信号Ａに基づいて、グランドと外部出力インターフェース電源電位ＶＤＨとを振幅範囲とする信号Ｂを出力する第１レベルコンバータ回路２１を備えた。 - 特許庁

The booster circuit 16 receives power supply voltage Bv from power supply voltage B and boosts the power supply voltage BV when the power supply voltage BV falls lower than a predetermined minimum voltage Vmin, and supplies load driving voltage VDL composed of the boosted voltage, to the electric load 20 requiring backup to the voltage drop.例文帳に追加

昇圧回路１６は、電源電圧Ｂから電源電圧ＢＶを受け、電源電圧ＢＶが所定の最小電圧Ｖｍｉｎよりも低下したとき、前記電源電圧ＢＶを昇圧し、その昇圧した電圧からなる負荷駆動電圧ＶＤＬを電圧低下に対してバックアップが必要な電気負荷２０に供給する。 - 特許庁

An output detection circuit 11 converts an output voltage detecting signal Vd of an output voltage into an output detecting signal Vd1 that increases in proportion to an increase in the output voltage detecting signal Vd within a range of an approximately intermediate voltage level between a voltage level VdL and an operating voltage, based on a first conversion property.例文帳に追加

出力検出回路１１は、第１の変換特性に基づいて出力電圧の出力電圧検出信号Ｖｄを、電圧レベルＶｄＬと動作電圧の略中間電圧レベルの範囲において、出力電圧検出信号Ｖｄの上昇に比例して上昇する出力検出信号Ｖｄ１に変換する。 - 特許庁

In an oscillation detecting circuit 1, an internal voltage VDL is compared with an oscillation detection level where predetermined fluctuation is added to a reference voltage VREF, and when a voltage level higher than the oscillation detection level is confirmed the predetermined number of times in a fixed period, it is recognized that an oscillating state is set, and an H level oscillation detection signal ODE is outputted.例文帳に追加

発振検出回路１において、内部電圧ＶＤＬは、基準電圧ＶＲＥＦに所定の変動量を加えた発振検出レベルと比較され、発振検出レベルよりも高い電圧レベルが一定期間内において所定の回数確認されると発振状態にあると認識されて、Ｈレベルの発振検出信号ＯＤＥが出力される。 - 特許庁

A reading/writing/erasing voltage generating circuit 5 for flash memory is provided with a booster circuit 20 for generating a step-up voltage VP1 from an internal power supply voltage VDD, a booster circuit 21 for generating a step-up voltage VPP from the step-up voltage VP1, and a voltage step-down circuit 22 for generating a step-down voltage VDL.例文帳に追加

フラッシュメモリの読み出し／書き込み／消去電圧生成回路５には、内部電源電圧ＶＤＤから昇圧電圧ＶＰ１を生成する昇圧回路２０、該昇圧電圧ＶＰ１から昇圧電圧ＶＰＰを生成する昇圧回路２１、および昇圧電圧ＶＰ１から、降圧電圧ＶＤＬを生成する降圧回路２２が設けられている。 - 特許庁

When an input signal has an L level, a 1st NMOS transistor N1 turns on with a 1st source potential VDL outputted from an inverter 41 and a 1st PMOS transistor P1 turns on to output a 2nd source potential VHD to a 1st output terminal 46 to output a reference potential VSS to a 2nd output terminal 47.例文帳に追加

入力信号がＬレベルのとき、インバータ４１から出力された第１電源電位ＶＤＬにより第１ＮＭＯＳトランジスタＮ１がオンし、第１ＰＭＯＳトランジスタＰ１がオンし、第１出力端子４６に第２の電源電位ＶＤＨが出力され、第２ＮＭＯＳトランジスタＮ２がオンし、第２出力端子４７に基準電位ＶＳＳが出力される。 - 特許庁

When instantaneous power interruption and the like are caused in power source voltage VDD and drop voltage power source voltage Vcc is made lower than comparison reference voltage VLR, a low level signal is outputted from a differential amplifier AP3, a transistor TP7 is turned on, a transistor TP8 is turned off, a first drop voltage circuit 19 generates drop voltage power source voltage VDL from drop voltage power source voltage VCL.例文帳に追加

電源電圧Ｖ_DDに瞬間停電などが発生し、降圧電源電圧Ｖ_CLが比較基準電圧Ｖ_LRよりも低くなると、差動アンプＡＰ３からローレベル信号が出力され、トランジスタＴＰ７がＯＮ、トランジスタＴＰ８がＯＦＦとなり、第１降圧電圧回路１９は降圧電源電圧Ｖ_CLから降圧電源電圧Ｖ_DLを生成する。 - 特許庁