「analog adder」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The weight composers (second composers) 11, 12 can be constituted of a phase shifter and an analog adder.例文帳に追加

重み合成器（第２の合成器）１１及び１２は、位相器（移相器）とアナログ加算器で構成できる。 - 特許庁

A switch 183-1 controls supply for an adder 184 of the analog signal based on a write-pulse.例文帳に追加

スイッチ１８３−１は、ライトパルスを基に、アナログ信号の加算器１８４への供給を制御する。 - 特許庁

The analog-converted waveform signals of the respective sound production channels 35 to 37 are synthesized at an analog adder section 38.例文帳に追加

各発音チャンネル３５〜３７のアナログ変換された波形信号は、アナログ加算部３８で合成される。 - 特許庁

Analog signals Vo1 and Vo2, outputted from the DACs 1 and 2 are subjected to attenuation processing according to their conversion magnification and are added by an analog adder 4.例文帳に追加

ＤＡＣ１，２から出力されるアナログ信号Ｖo1，Ｖo2は、それらの変換倍率に応じて減衰処理されてアナログ加算器４で加算される。 - 特許庁

An analog/digital converter (ADC) 200 converts the analog output from the adder 214 into a digital output.例文帳に追加

アナログ・デジタル変換器２００は加算器２１４からのアナログ出力をデジタル出力に変換する。 - 特許庁

A first digital/analog converter 1-12 converts the main signal of the transmission signal into an analog signal, which is given to an adder 1-3.例文帳に追加

送信信号の主信号を、第１のディジタルアナログ変換器１−１２でアナログ信号に変換して加算器１−３に入力する。 - 特許庁

The analog signal generated by the weighting adder 3I is multiplied by a signal generated by a first local oscillator 7, and the analog signal generated by the weighting adder 3Q is multiplied by a signal generated by a phase shifter 8.例文帳に追加

重み付け加算器３Ｉが生成したアナログ信号は、第１局部発振器７が生成する信号と乗算され、重み付け加算器３Ｑが生成したアナログ信号は、移相器８が生成する信号と乗算される。 - 特許庁

Then the 1-bit signal strings are converted into analog signals by means of the uniform (p-1) 1-bit digital/analog converter rows 13 and the analog signals are integrated by means of an analog adder 14.例文帳に追加

そして、１ビット信号列を均一な（ｐ−１）個の１ビットディジタル・アナログ変換器列１３でアナログに変換してアナログ加算器１４で総合する。 - 特許庁

The output of the adder 25 is converted to an analog signal by a D/A converter 27a, which then has a reference voltage output from a reference voltage generation unit 28 added thereto by an adder 29 and further has the output of the D/A converter 6a added thereto by an adder 7a and an adder 8a.例文帳に追加

加算器２５の出力は、Ｄ／Ａ変換器２７ａでアナログ信号に変換され、加算器２９で基準電圧発生部２８から出力された基準電圧が加算され、加算器７ａ及び加算器８ａにてＤ／Ａ変換器６ａの出力と加算される。 - 特許庁

The audio mixing device includes: an analog adder for adding up a plurality of PDM signals that are respective conversions of a plurality of digital audio signals; and a DA converter for DA-converting a digital audio signal output from the analog adder to output an analog audio signal.例文帳に追加

オーディオミキシング装置は、複数のディジタルオーディオ信号からそれぞれ変換された複数のＰＤＭ信号を加算するアナログ加算器と、上記アナログ加算器から出力されるディジタルオーディオ信号をアナログオーディオ信号にＤＡ変換して出力するＤＡ変換器とを備えた。 - 特許庁

To propose an analog voltage adder circuit capable of suppressing a drop of a common mode level of an output and to provide an analog voltage adder circuit capable of easily setting a coefficient when multiplying analog voltage by a coefficient and adding them.例文帳に追加

出力のコモンモードレベルの低下を抑制することのできるアナログ電圧加算回路を提案し、併せて、またアナログ電圧に係数を乗算して加算するときに、係数の設定を容易に行なうことのできるアナログ電圧加算回路を提案するものである。 - 特許庁

To provide a digital-to-analog converter having a small circuit scale of a noise shaper for reducing a conversion error of an adder of a plurality of 1-bit digital-to-analog converters and an analog output signal of the digital-to- analog converter and a digital-to-analog converting method having a short processing time.例文帳に追加

複数の１ビットＤ／Ａ変換器及び前記Ｄ／Ａ変換器のアナログ出力信号の加算器の変換誤差の低減用ノイズシェーパの回路規模が小さなデジタル／アナログ変換装置及び処理時間の短いデジタル／アナログ変換方法を提供する。 - 特許庁

A first analog signal from a first calibration frequency generator 210 and a second analog signal from a second calibration frequency generator 212 are added by an analog adder 214.例文帳に追加

第１校正周波数発生器２１０からの第１アナログ信号と第２校正周波数発生器２１２からの第２アナログ信号とをアナログ加算器２１４により加算する。 - 特許庁

An output from the adder 43 converted into an analog by D/A 44 is adjusted by an analog volume 45, and a component of high-frequency sound is extracted from the output of the analog volume 45 by a HPF 48.例文帳に追加

Ｄ／Ａ４４でアナログに変換された加算器４３からの出力はアナログボリューム４５で調整され、アナログボリューム４５の出力から高周波音の成分をＨＰＦ４８により抽出する。 - 特許庁

An adder is connected to each of the digital-to-analog converters (120, 122, 124, 126) for summing each output from each of the digital- to-analog converters (120, 122, 124, 126) to generate an analog output.例文帳に追加

合算器は各ＤＡＣ（１２０、１２２、１２４、１２６）に結合して各ＤＡＣ（１２０、１２２、１２４、１２６）からの各出力を合算してアナログ出力を発生する。 - 特許庁

A comparator 34 compares the output from the digital/analog conversion circuit 32 with the output from the adder circuit 20.例文帳に追加

コンパレータ３４は、デジタルアナログ変換回路３２の出力と、加算回路２０の出力とを比較する。 - 特許庁

The A/D converter further includes an adder Add for supplying the analog input signal to an input of the quantizer 95.例文帳に追加

Ａ／Ｄ変換器は、量子化器９５の入力にアナログ入力信号を供給するための加算器Ａｄｄを更に含む。 - 特許庁

An operational amplifier OP1 of an adder/subtractor K1 then adds the input analog signal X and an output of the amplifier 20.例文帳に追加

そして、加減算器Ｋ１のオペアンプＯＰ１が、入力のアナログ信号Ｘと増幅器２０の出力とを加算する。 - 特許庁

An analog adder 108 adds the signals and an A/D converter 109 convert them into digital signals.例文帳に追加

これらはアナログ加算器１０８で加算され、Ａ／Ｄ変換器１０９でディジタル信号に変換される。 - 特許庁

An adder 20 combines an analog signal to be digitized with the dither signal and supplies a resultant signal to the ADC 16.例文帳に追加

加算器２０がデジタル化されるアナログ信号とディザ信号とを組み合わせて、ＡＤＣ１６に供給する。 - 特許庁

A signal processing means 1 extracts the low frequency component from the analog audio signal added by an adder 7c and provides an output of the result.例文帳に追加

信号処理手段１は加算器７ｃで加算されたアナログオーディオ信号から低域周波数成分を抽出して出力する。 - 特許庁

The digital analog converter 2 receives high-order three bits of digital data outputted from the adder 12.例文帳に追加

ＤＡ変換器２には、加算器１２から出力されるデジタルデータの上位３ビットが入力される。 - 特許庁

An analog adder circuit 12 sums analogically the base band signals of the two systems and a clock recovery DPLL circuit 16 receives the sum.例文帳に追加

２系統のベースバンド信号は、アナログ加算回路１２によりアナログ加算された後、クロック再生用ＤＰＬＬ回路１６に入力する。 - 特許庁

An analog adder 9 adds the bias compensation amount signal 108 to an angular velocity signal 107, to generate the angular velocity signal ωa with the bias compensated.例文帳に追加

アナログ加算器9は、角速度信号107にバイアス補償量信号108を加え、バイアスの補償された角速度信号ωaを生成する。 - 特許庁

Then, the echo generated in the loop 22 is converted back to analog signals by a D/A converter 24, added to original sounds in an adder 26 and outputted.例文帳に追加

帰還ループ２２で発生されたエコーはＤ／Ａコンバータ２４でアナログ信号に戻され、加算器２６で原音と加算して出力される。 - 特許庁

Furthermore, an output of the adder 6 is amplified by an amplifier 10 and fed to an adaptive filter 12 through an analog/digital converter 11.例文帳に追加

また加算器６の出力はさらに増幅器１０にて増幅され、Ａ／Ｄ変換器１１を通じて適応フィルタ１２に入力される。 - 特許庁

A switch 183-2 controls supply for an adder 184 of the analog signal based on an erase-pulse.例文帳に追加

スイッチ１８３−２は、イレースパルスを基に、アナログ信号の加算器１８４への供給を制御する。 - 特許庁

Then, the value CAL is set to match an analog signal OUT from the adder 13 with a reference voltage VC.例文帳に追加

そして、アナログ加算器１３のアナログ信号ＯＵＴが基準電圧ＶＣに一致するように、補正値ＣＡＬが設定される。 - 特許庁

Its output is added by an adder part 44, becomes an SSB modulated wave, is converted into an analog signal by a D/A converter 28 and outputted.例文帳に追加

その出力は加算部４４で加算され、ＳＳＢ変調波となるが、Ｄ／Ａ変換器２８によりアナログ信号に変換されて出力される。 - 特許庁

The modulated data are applied to an adder 121 and is embedded into the output signal of an analog-to-digital converter 31.例文帳に追加

この変調データは加算器１２１に印加され、Ａ／Ｄコンバータ３１の出力信号に対して埋め込まれる。 - 特許庁

A 2nd analog/ digital converter 8 receiving an analog gain correction signal Vgain generated by a gain correction digital/analog converter 18 applies the gain correction processing to the gain correction signal and an offset correction adder circuit 6 receiving an analog offset correction signal Vof generated by an offset correction digital/analog converter 19 applies offset correction processing to the analog offset correction signal.例文帳に追加

ゲイン補正用Ｄ／Ａ変換器１８で生成したアナログゲイン補正信号Ｖgainを第２のＡ／Ｄ変換器８に供給してゲイン補正処理し、オフセット補正用Ｄ／Ａ変換器１９で生成したアナログオフセット補正信号Ｖofをオフセット補正用加算回路６に供給してオフセット補正処理する。 - 特許庁

An adder 7 summates the up-converted analog signals and the summated signal is transmitted as an analog envelope signal corresponding to the original digital envelope signal.例文帳に追加

そして、アップコンバートされたアナログ信号は、加算器７によって加算されて元のデジタル包絡線信号に対応するアナログ包絡線信号として送出される。 - 特許庁

A digital/analog converter converts the output of the adder into an analog value and a correction coil corrects the convergence according to the converted output.例文帳に追加

加算器出力はディジタル-アナログ変換器を通じてアナログ値に変換された後、その出力値によって補正コイルを駆動して画面のコンバージェンスを補正する。 - 特許庁

An adder 4 sums 2nd number of bit group analog outputs to generate an analog signal output OUT denoting the digital signal input IN.例文帳に追加

加算器４は、第２の数のビット・グループ・アナログ出力を加算して、デジタル信号入力ＩＮを表すアナログ信号出力ＯＵＴを形成する。 - 特許庁

A sound analog signal AS11 from terminal equipment 200 is inputted to an adder 6 via a low-pass filter 4 for adding to a tone signal from a tone signal generator 5, and a synthetic analog signal AS12 is outputted.例文帳に追加

端末装置２００からの音声アナログ信号ＡＳ１１は、低域通過フィルタ４を介して加算器６に入力され、トーン信号発生部５からのトーン信号と加算され、合成アナログ信号ＡＳ１２が出力される。 - 特許庁

A digital adder 330 adds the higher-order and lower-order bits of the analog signals of two inputs after digital conversion and also generates the A/D conversion result of the analog input signals S1 and S2 at the same time.例文帳に追加

デジタル加算器３３０が、２入力分のアナログ信号をデジタル変換した上位、下位ビットを加算処理し、同時にアナログ入力信号Ｓ_1 とＳ_2 のＡＤ変換結果を生成する。 - 特許庁

DACs 31a-31s give a digital input signal converted into an analog signal and a DAC 43 gives a distortion compensation signal converted into an analog signal to an adder 5 respectively.例文帳に追加

ＤＡＣ３１ａ〜３１ｄからはアナログ信号に変換されたディジタル入力信号が，ＤＡＣ４３からはアナログ信号に変換された歪補償信号が，それぞれ加算器５に与えられる。 - 特許庁

The digital/analog converter is configured with a multiplier section 1, 4 data latch sections 2-1-2-4, 4 data selectors 3-1-3-4, an adder section 4, a digital/analog converter 5, and 2 integration circuits 6-1, 6-2.例文帳に追加

Ｄ／Ａ変換器は、乗算部１、４つのデータ保持部２−１〜２−４、４つのデータセレクタ３−１〜３−４、加算部４、Ｄ／Ａ変換器５、２つの積分回路６−１、６−２を含んで構成されている。 - 特許庁

A correlation unit used for a synchronization tracing circuit in the delay lock loop synchronization tracing circuit for spread spectrum communication is configured with integration quantization correlation units 11-13 each consisting of an analog multiplier, an analog adder, an analog integration device, a comparator, a D/A converter and a adder so as to attain compactness, to reduce power consumption and to make the area of the circuit small.例文帳に追加

スペクトル拡散通信において利用される遅延ロックループ同期追跡回路において、上記同期追跡回路で用いられる相関器を、アナログ乗算器、アナログ加算器、アナログ積分器、比較器、Ｄ／Ａ変換器およびデジタル加算器から構成される積分量子化相関器を用いて構成することにより、コンパクト化、低消費電力化および小回路面積化を可能にした。 - 特許庁

A second digital/analog converter 1-22 converts the distortion compensation signal for compensating nonlinear distortion in an analog circuit section such as a power amplifier 9-6 and gives the analog signal to the adder 1-3 through a delay element 1-23.例文帳に追加

また、電力増幅器９−６等のアナログ送信回路部における非線型歪を補償する歪補償信号を、第２のディジタルアナログ変換器１−２２でアナログ信号に変換し、遅延素子１−２３を等して加算器１−３に入力する。 - 特許庁

In a setting mode, a fixed data FD is converted into an analog voltage AV1 through a DAC 12, a correcting value CAL acquired from a control part 16 with increasing in sequence is converted into an analog voltage AV2 through DAC 17 to be added at an analog adder 13.例文帳に追加

設定モードでは、固定データＦＤがＤＡＣ１２でアナログ電圧ＡＶ１に変換され、制御部１６から順次増加して与えられる測定値ＣＡＬがＤＡＣ１７でアナログ電圧ＡＶ２に変換されてアナログ加算器１３で加算される。 - 特許庁

The complex encoding apparatus 100 of the present invention comprises a first arithmetic unit 101 for receiving an analog input signal S_i, performing an arithmetic operation and generating a complex analog signal, and an adder 102 for adding the value of the analog input signal S_i and the value of the complex analog signal and generating an analog convolution code u_i.例文帳に追加

本発明の複素符号化装置１００は、アナログ入力信号Ｓ_ｉを受けて演算を行って複素アナログ信号を生成する第１の演算装置１０１と、アナログ入力信号Ｓ_ｉの値と前記複素アナログ信号の値とを加算してアナログ畳み込み符号ｕ_ｉを生成する加算器１０２と、を具備している。 - 特許庁

A weighting adder 3I weights and adds the logical value of each lower 5th and 12th bit in this bit column and a weighting adder 3Q weights and adds the logical value of each lower 1st-8th in this bit column, and generate two analog signals whose phases are different by (π/2) radian.例文帳に追加

重み付け加算器３Ｉは、このビット列のうち下位から５〜１２番目の各ビットの論理値を、また、重み付け加算器３Ｑは下位から１〜８番目の各ビットの論理値を、それぞれ重み付けして加算し、互いに位相が（π／２）ラジアン異なる２つのアナログ信号を生成する。 - 特許庁

An output of a delay element 34 is fed to a complementary digital filter 44 via a digital integration device 42 to a loop consisting of an analog adder 30, a comparator 32, a delay element 34, a 1-bit D/A converter 361 and an analog integration device 38.例文帳に追加

アナログ加算器３０、比較器３２、遅延素子３４、１ビットＤ／Ａ変換器３６１及びアナログ積分器３８のループに対し、遅延素子３４の出力が、デジタル積分器４２を介して相補デジタルフィルタ４４に供給される。 - 特許庁

A DC offset comparator 27 subtracts αfrom the desired DC offset value X of a desired DC offset memory 23 and the result X-α is held in a latch circuit 29, then digital/analog converted in a D/A(digital/analog) converter 31 and supplied to an adder 3.例文帳に追加

ＤＣオフセット比較器２７は、所望ＤＣオフセットメモリ２３の所望ＤＣオフセット値Ｘからαを減算し、この結果Ｘ—αをラッチ回路２９に保持じた後、Ｄ／Ａ変換器３１でデジタル−アナログ変換して加算器３に供給する。 - 特許庁