「buffer transistors」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a page buffer circuit, wherein the number of transistors which is increased together accompanying an increase in the number of latches of the page buffer circuit, is reduced to a minimum.例文帳に追加

ページバッファー回路のラッチが増えることによって一緒に増えることになるトランジスタの数を最小化したページバッファー回路を提供する。 - 特許庁

An impedance measuring circuit 5 measures impedance values of reference transistors of the same transistor size among a plurality of transistors constituting the output buffer circuit.例文帳に追加

インピーダンス測定回路５において、出力バッファ回路を構成する複数のトランジスタのうちトランジスタサイズが同じ基準トランジスタのインピーダンス値を測定する。 - 特許庁

An input buffer circuit 21 includes a differential circuit consisting of P channel MOS transistors 211-213, N channel MOS transistors 214, 215, and a threshold value changing circuit consisting of P channel MOS transistors 217, 218.例文帳に追加

入力バッファ回路２１は、ＰチャネルＭＯＳトランジスタ２１１〜２１３、ＮチャネルＭＯＳトランジスタ２１４，２１５からなる差動回路と、ＰチャネルＭＯＳトランジスタ２１７，２１８からなる閾値変更回路とを含む。 - 特許庁

Then, at the front and back of the respective two filters 5 and 6, buffer amplifiers provided with transistors Q1-Q4 are disposed.例文帳に追加

そして、２つのフィルタ５、６それぞれの前後には、トランジスタＱ１〜Ｑ４を含むバッファアンプを配設した。 - 特許庁

PMOS transistors 112 and 113 are provided in a buffer circuit 101 driving the light emitting thyristor d1.例文帳に追加

発光サイリスタｄ１を駆動するバッファ回路１０１に、ＰＭＯＳトランジスタ１１２、１１３を設ける。 - 特許庁

The capacitor C3, buffer 13, and transistors Q3, Q4 are shared by three subpixels in the pixel.例文帳に追加

これらキャパシタＣ３、バッファ１３及びトランジスタＱ３，Ｑ４は、画素内の３つの副画素で共有される。 - 特許庁

To improve reliability of a buffer by suppressing deterioration and malfunction of a transistor in the buffer comprising transistors of the same conductivity type and using bootstrap effect.例文帳に追加

同一導電型のトランジスタで構成されブートストラップ効果を利用したバッファに備わるトランジスタの劣化や誤動作を抑え、バッファの信頼性を向上する。 - 特許庁

To reduce a local oscillating signal applied between the drains and sources of RF buffer transistors 109 and 110, and to improve linearity of channel conductance between the drains and sources of the RF buffer transistors 109 and 110.例文帳に追加

ＲＦバッファトランジスタ１０９、１１０のドレイン−ソース間に加わる局部発振信号を小さくするとともに、ＲＦバッファトランジスタ１０９、１１０のドレイン−ソース間のチャネルコンダクタンスの線形性を改善する。 - 特許庁

Also, a second buffer circuit 40 is composed of a fourth, fifth and seventh transistors Tr4, Tr5, Tr7 and a second capacitor C2.例文帳に追加

又、第４、第５及び第７のトランジスタＴｒ４，Ｔｒ５，Ｔｒ７と第２コンデンサＣ２とで第２のバッファ回路部４０を構成した。 - 特許庁

An output buffer 22 comprises transistors TP2 and TN2 connected between the power line and the ground line, and a resistor R2 connected between a node n2 and the input/output terminal 23.例文帳に追加

信号入力モードにおいて、出力バッファ２１，２２によって１つの終端回路を構成する。 - 特許庁

A first buffer circuit 30 is composed of a second, third and sixth transistors Tr2, Tr3, Tr6 and a first capacitor C1.例文帳に追加

第２、第３及び第６のトランジスタＴｒ２，Ｔｒ３，Ｔｒ６と第１コンデンサＣ１で第１のバッファ回路部３０を構成した。 - 特許庁

Also, a second buffer circuit 40 is composed of fourth, fifth and seventh transistors Tr4, Tr5, Tr7 and a second capacitor C2.例文帳に追加

又、第４、第５及び第７のトランジスタＴｒ４，Ｔｒ５，Ｔｒ７と第２コンデンサＣ２とで第２のバッファ回路部４０を構成した。 - 特許庁

The transistors of an output buffer transistor group 20 of a gate array structure are so structured as to be electrically isolated from each other, whereby the body potentials of the transistors are set independent.例文帳に追加

ゲートアレイ構成の出力バッファ用トランジスタ群２０の各トランジスタを電気的に分離する構成を用いて各トランジスタのボディ電位を独立なものとする。 - 特許庁

Respective buffer transistors arranged in the same line in the major axis direction of ELA radiation are irradiated by one ELA shot, and degrees of characteristic variation of driving pulses WS and DS outputted from respective buffer transistors are equalized between the start side and the end side.例文帳に追加

ＥＬＡ照射長軸方向に同列で配置された各バッファトランジスタを同一ＥＬＡショットで照射し、各バッファトランジスタから出力される駆動パルスWS，DSの特性ばらつきの具合を開始側と終了側で同一にする。 - 特許庁

The buffer 111 is at least of a part of a buffer circuit for driving an IGBT consisting of transistors 111ta, 111tb, which are a conventional method.例文帳に追加

バッファ１１１は、従来良く使われる方式であるトランジスタ１１１ｔａ，１１１ｔｂで構成されるＩＧＢＴ駆動用のバッファ回路の少なくとも一部である。 - 特許庁

The output buffer circuit, having a plurality of transistors 7-10 as output transistors, comprises at least a second transistor 5 (6) having the same channel-type as the transistors 7, 8 (9, 10) between the gates of the transistors 7, 8 (9, 10).例文帳に追加

出力段トランジスタとして複数個のトランジスタ７、８、９、１０を有する出力バッファ回路において、それらの複数個のトランジスタ７、８（９、１０）のゲート間には、それらのトランジスタ７、８（９、１０）と同一のチャネル型を有する少なくとも一個の第二のトランジスタ５（６）が配置されている。 - 特許庁

The buffer circuits have transistors PO and NO between a power supply voltage terminal or a ground terminal and an output terminal.例文帳に追加

各バッファ回路は、電源電圧端子又は接地端子と出力端子との間にトランジスタＰＯ及びＮＯを有している。 - 特許庁

The NOR gates of the flip-flop and the buffer unit receive clear signals as inputs and are composed of PMOS transistors.例文帳に追加

フリップフロップとバッファー部のＮＯＲゲートは、クリア信号を入力として有し、ＰＭＯＳトランジスタから構成される。 - 特許庁

When an input (Vin) is at a high level, the transistors (M_5, M_6) are conducted and cut off, respectively, and the output (Vout) of the buffer circuit becomes VDD.例文帳に追加

入力（Vin）がハイレベルであればトランジスタ（M_５、M_６）が各々導通及び遮断され、バッファー回路の出力（V_out）はVDDになる。 - 特許庁

The output buffer circuit includes alternately in parallel the pre-buffer circuit 150 and a replica buffer circuit 160 simulating it, and temporarily increases the input bias current of output stage transistors QN12, QP22 of the output buffer circuit 110 on the basis of the output current of the replica buffer circuit 160 in the transient period of a new input and output signal when the signal SGO is changed.例文帳に追加

プリバッファ回路150とこれを模擬したレプリカバッファ回路160とを互いに並列に備え、信号SGOが変化する際の入出力新信号の過渡期間において、レプリカバッファ回路160の出力電流に基づいて出力バッファ回路110の出力段トランジスタQN12、QP22の入力バイアス電流を一時的に増強する。 - 特許庁

A buffer circuit 4 consists of a pre-stage FET 7 and post-stage transistors(TRs) 8 in Darlington connection subjected to source follower and emitter follower respectively.例文帳に追加

バッファ回路４は、前段のＦＥＴ７と、後段のトランジスタ８をダーリントン接続しそれぞれソースフォロワ、エミッタフォロワしてなる。 - 特許庁

A buffer circuit which is used in the driving circuit of the semiconductor display device is constituted of a plurality of TFTs (thin film transistors) each having a small channel width and a plurality of such buffer circuits are connected in parallel with each other.例文帳に追加

半導体表示装置の駆動回路に用いられるバッファ回路をチャネル幅の小さい複数のＴＦＴで構成し、複数のバッファ回路を並列に接続した構成とする。 - 特許庁

A buffer circuit to be used for the driving circuit of the semiconductor display device is constituted of a plurality of TFTs (thin film transistors) each having a small channel width, and a plurality of such buffer circuits are connected in parallel to each other.例文帳に追加

半導体表示装置の駆動回路に用いられるバッファ回路をチャネル幅の小さい複数のＴＦＴで構成し、複数のバッファ回路を並列に接続した構成とする。 - 特許庁

The protection circuit 21 has a resistive component, and the protection circuit 21 lowers a level of second transistors at their high level terminals so as to reduce a current flowing through the second transistors in comparison with a high current flowing via first transistors at application of an ESD to the buffer circuit.例文帳に追加

保護回路２１は抵抗分を有し、この保護回路によって第２トランジスタの高電位側端子における電位が低くなり、ＥＳＤが加わったときに第１トランジスタを介して流れる大きな電流に対し、第２トランジスタに流れる電流が低減される。 - 特許庁

The resonance frequency of the LC resonance circuit (LGR, CGR) is transmitted to transistors Q1, Q2 through the buffer circuit (2,D1, D2, C5).例文帳に追加

ＬＣ共振回路（ＬGR、ＣGR）の共振周波数がバッファ回路（２、Ｄ１、Ｄ２、Ｃ５）を介してトランジスタＱ１、Ｑ２に伝達される。 - 特許庁

This control circuit controls one of the transistors of the buffer circuit so as to be ON and the other to be OFF according to data to be written, and controls both transistors of the buffer circuit so as to be OFF when no data is written in the memory cell.例文帳に追加

そして、この制御回路は、メモリセルへのデータ書き込み時には、書き込むデータに応じてバッファ回路のトランジスタの一方をオン状態に、他方をオフ状態に制御し、メモリセルへデータ書き込みをしていない時には、バッファ回路のトランジスタの双方をオフ状態に制御する。 - 特許庁

An output buffer is provided with a NAND circuit ND1, NMOS transistors NT1, NT2, driving circuits 21 to 24 and a delay circuit 24.例文帳に追加

出力バッファは、ＮＡＮＤ回路ＮＤ１と、ＮＭＯＳトランジスタＮＴ１，ＮＴ２と、駆動回路２１−２３と、遅延回路２４とを備える。 - 特許庁

The plurality of transistors PO and NO in the buffer circuits are brought into selectively operable states in accordance with control signals from the outside.例文帳に追加

各バッファ回路中の複数個のトランジスタＰＯ及びＮＯは、外部からの制御信号に従い選択的に動作可能な状態とされる。 - 特許庁

A slew rate adjustment circuit is the range shown by the broken line in the diagram and consists of a buffer B, an inverter I and transistors TN3 and TN4.例文帳に追加

スルーレート調整回路は、図中では破線で示す範囲であり、バッファＢと、インバータＩと、トランジスタＴＮ３及びＴＮ４とにより構成されている。 - 特許庁

Since MOS transistors are used for the buffer circuits 4a-4c, the turn-on time Ton and the turn-off time Toff can be shortened, and the switching loss can be reduced.例文帳に追加

バッファ回路４ａ〜４ｃにＭＯＳトランジスタを用いるため、ターンオン時間Ｔｏｎおよびターンオフ時間Ｔｏｆｆを短くでき、スイッチング損失を小さくできる。 - 特許庁

The input amplifier has a buffer circuit generating the external bias voltage by impedance-converting a reference voltage by a source follower in which a p and n MOS transistors are connected in series.例文帳に追加

また、基準電圧をｐ、ｎＭＯＳトランジスタを直列接続したソースホロワでインピーダンス変換して外部バイアス電圧を生成するバッファ回路を備える。 - 特許庁

Therefore, the W/L ratio of transistors composing a DRN drive buffer 140 is made suitable and a control resistor 146 or a current source is inserted between the DRN drive buffer 140 and GND to make an operation current for driving suitable.例文帳に追加

このため、ＤＲＮ駆動バッファ１４０を構成するトランジスタのＷ／Ｌ比の適正化を図る、また制御抵抗１４６や電流源をＧＮＤとの間に挿入して、駆動時の動作電流の適正化を図る。 - 特許庁

Transfer gates LT, DT are made specific conduction type MOS transistors, while when data of the prescribed unit is loaded to a page buffer PB, a page buffer of a part to which data of the prescribed unit is loaded is reset prior to the loading.例文帳に追加

トランスファゲートLT、DTを特定導電型MOSトランジスタとするとともに、ページバッファPBに所定単位のデータをロードする際に、そのロードに先立って、当該所定単位のデータがロードされる部分のページバッファをリセットする。 - 特許庁

An output buffer circuit 10 is constituted of a totem pole circuit obtained by cascade-connecting two Nch MOS transistors Q1, Q2, and a node (VOUT) of the two MOS transistors Q1, Q2 is connected to a data electrode C0 of a display cell.例文帳に追加

出力バッファ回路１０は、２つのＮｃｈＭＯＳトランジスタＱ１、Ｑ２を縦続接続したトーテムポール回路で構成され、２つのＭＯＳトランジスタの接続点（ＶＯＵＴ）を表示セルのデータ電極Ｃ０に接続する。 - 特許庁

This device for improving protection of ESD in CMOS buffer comprises a plurality of PMOS transistors (31-37) and a plurality of NMOS transistors (41-47) which are connected with the PMOS transistors in series and have a larger finger width W than a finger width W of the PMOS transistors so as to endure the current load increased in case of a static discharge.例文帳に追加

本発明は、複数のＰＭＯＳトランジスタ（３１〜３７）と、このＰＭＯＳトランジスタと直列に接続され、静電放電の場合に増加された電流負荷に耐えることができるようＰＭＯＳトランジスタのフィンガー幅Ｗ_Ｐよりも大きいフィンガー幅Ｗ_Ｎを有する複数のＮＭＯＳトランジスタ（４１〜４７）とを有するＣＭＯＳバッファにおけるＥＳＤ保護を向上させる装置に関する。 - 特許庁

The method for manufacturing a thin-film transistor array substrate comprises a process of forming a buffer layer on a substrate made of a low-grade glass and a process of building thin-film transistors and picture element electrodes, which include a semiconductor layer, on the buffer layer.例文帳に追加

本発明は、低級なガラスからなる基板上にバッファ層を形成する段階と、前記バッファ層上に半導体層を含む薄膜トランジスタ及び画素電極を形成する段階とを含めてなることを特徴とする。 - 特許庁

In the buffer circuit which is formed of cascode-connected transistors Q1 to Q4 and inductors L1, L2, variable capacity diodes D1, D2 constituting a time constant circuit element are connected to a source terminal side of transistors Q3, Q4.例文帳に追加

カスコード接続されたトランジスタＱ１〜Ｑ４とＬ１、Ｌ２ インダクタＬ１、Ｌ２により形成されているバッファ回路において、時定数回路素子を構成する可変容量ダイオードＤ１、Ｄ２をトランジスタＱ３、Ｑ４のソース端子側に接続したもの。 - 特許庁

The input buffer circuit 1 is provided with a differential amplifier circuit section 2, a propagation section 4, and NMOS transistors(TRs) Tn4, Tn5 and PMOS TRs Tp3-Tp5 acting as a control means.例文帳に追加

入力バッファ回路１は、差動アンプ回路部２と、伝搬部４と、制御手段としてのＮＭＯＳトランジスタＴn4，Ｔn5及びＰＭＯＳトランジスタＴp3〜Ｔp5とを備える。 - 特許庁

The common input lines (CCL_1 to CCL_k) of the respective DACs are connected to the three data lines through transistors (Tr_1, Tr_2, Tr_3) within a signal selection section (252) and an amplifier (AMP) within an output buffer section (260).例文帳に追加

各ＤＡＣの共通出力ライン（COL_1〜COL_k）は信号選択部（252）内のトランジスタ（Tr_1 、Tr_2、Tr_3）と出力バッファ部（260）内のアンプ（AMP）とを通して三つのデータラインに連結されている。 - 特許庁

The inverter circuit 302 is composed of an input inverter Tr1 using a high-resistance load R and an output buffer formed by connecting two transistors Tr2 and Tr3 in series.例文帳に追加

高抵抗負荷Ｒを用いた入力インバータＴｒ１と、２つのトランジスタＴｒ２，Ｔｒ３を直列接続した出力バッファとによりインバータ回路３０２を構成する。 - 特許庁

The output buffer outputs an output signal having a voltage swing VHIGH up to three times as large as a maximum voltage V_max applicable between nodes of transistors.例文帳に追加

出力バッファは、トランジスタのノード間に印加可能な最大電圧Ｖ_ｍａｘの大きさの約３倍までの電圧スイングＶ_ＨＩＧＨを有する出力信号を出力する。 - 特許庁

Moreover, a current buffer 50 comprising MOS transistors M9, M10 of cascode connection is inserted between the voltage current conversion circuit 30 and the output bias circuit 40.例文帳に追加

更に、電圧電流変換回路３０と出力バイアス回路４０との間に、カスコード接続のＭＯＳトランジスタＭ９及びＭ１０からなる電流バッファ５０を挿入する。 - 特許庁

To provide output buffer performance regardless of external factors and linear over the operating voltage range of an output driver by the device of resistors and transistors.例文帳に追加

抵抗器およびトランジスタの装置が出力ドライバの動作電圧範囲にわたって線形であり、外部要因には無関係である出力バッファ性能を提供する。 - 特許庁

Thin-film transistors are used for a clock generation part 16, a command decoder 17, a mode resistor 18, a control part 20, a row address buffer and refresh circuit 21, a column address buffer and the burst counter 22, a data control circuit 23, a latch circuit 24, a DLL 25, and a column decoder 31.例文帳に追加

クロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ２５、カラムデコーダ３１は、薄膜のトランジスタを用いる。 - 特許庁

The data writing circuit is provided with a buffer circuit including serially connected first and second output transistors and for outputting a write signal to write data in a memory cell, and a control circuit for controlling the buffer circuit.例文帳に追加

データ書き込み回路には、直列接続された第１出力トランジスタと第２出力トランジスタとを有し、メモリセルにデータを書き込むための書き込み信号を出力するバッファ回路と、このバッファ回路を制御する制御回路とが設けられている。 - 特許庁