「bus-clock」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

When the clock of the external system is different from the external bus clock, the clock of the external system is reset as the external bus clock.例文帳に追加

そして、その外部システムのクロックと、外部バスクロックとが異なる場合に、その外部システムのクロックを外部バスクロックとして再設定する。 - 特許庁

BUS CLOCK FREQUENCY MANAGEMENT BASED ON DEVICE LOAD例文帳に追加

デバイス負荷に基づいたバスクロック周波数管理 - 特許庁

CPU OPERATION CLOCK-SYNCHRONIZED PLC BUS SYSTEM例文帳に追加

ＣＰＵ動作クロック同調式ＰＬＣバスシステム - 特許庁

A clock fine-tuning circuit 17 delays and outputs the bus clock 20.例文帳に追加

クロック微調整回路１７は、バスクロック２０を遅延して出力する。 - 特許庁

CLOCK SIGNAL SWITCHING DEVICE, CLOCK SIGNAL SWITCHING METHOD, DATA BUS SWITCHING DEVICE, AND DATA BUS SWITCHING METHOD例文帳に追加

クロック信号切り替え装置、クロック信号切り替え方法、データバス切り替え装置、及びデータバス切り替え方法 - 特許庁

A bus clock control is provided with a PLL, and the frequency of a bus clock is smoothly changed in accordance with the temperature change.例文帳に追加

バスクロック制御部にはＰＬＬを設けて、温度変化に応じて滑らかにバスクロックの周波数を変える。 - 特許庁

Instead, a two-phase clock is used, and a bus driver drives data on the bus in the first phase of the clock, and the bus driver is turned off at the beginning of the second phase of the clock.例文帳に追加

その代わりに、２フェーズクロックが使用され、バスドライバは、クロックの第１のフェースの間、バス上でデータをドライブし、バスクロックの第２のフェーズの始まりにおいてターンオフされる。 - 特許庁

To provide a dual bus system determining no rate by a low speed bus clock, and allowing a plurality of bus masters to simultaneously and exclusively possess a bus.例文帳に追加

低速バスクロックに律速されず、しかも複数のバスマスタが同時にバスを専有できるデュアルバスシステムを提供すること。 - 特許庁

A BIU (bus interface unit) 51 controls a code bus based on the CPU clock CLK_CPU, and also controls a peripheral bus based on the bus clock CLK_BUS.例文帳に追加

ＢＩＵ（バスインターフェイスユニット）５１は、ＣＰＵクロックＣＬＫ_ＣＰＵに基づいてコードバスを制御し、その一方でバスクロックＣＬＫ_ＢＵＳに基づいて周辺バスを制御する。 - 特許庁

BUS CLOCK FREQUENCY MANAGEMENT BASED ON CHARACTERISTIC OF APPLICATION PROGRAM例文帳に追加

アプリケーションプログラムの特性に基づくバスクロック周波数管理 - 特許庁

BUS CLOCK CONTROL DEVICE, CONTROL METHOD THEREOF AND MEMORY CARD CONTROLLER例文帳に追加

バスクロック制御装置とその制御方法とメモリカードコントローラ - 特許庁

INFORMATION PROCESSING APPARATUS AND METHOD FOR SETTING EXTERNAL BUS CLOCK THEREOF例文帳に追加

情報処理装置及びその外部バスクロック設定方法 - 特許庁

To set an optimum external bus clock in accordance with an external system connected to an external bus.例文帳に追加

外部バスに接続される外部システムに応じて最適な外部バスクロックを設定する。 - 特許庁

The information processing apparatus for setting the external bus clock to be supplied to the external bus on the basis of a system clock detects a clock of the external system connected to the external bus.例文帳に追加

システムクロックに基づいて、外部バスに供給するための外部バスクロックを設定する情報処理装置において、外部バスに接続された外部システムのクロックを検出する。 - 特許庁

A new frequency clock is transmitted and the bus is reset (S111).例文帳に追加

新たな周波数クロックを送信し、バスのリセットを実施する(S111)。 - 特許庁

BUS CLOCK FREQUENCY MANAGEMENT BASED ON BAND WIDTH CHARACTERISTICS OF DEVICE例文帳に追加

デバイスの帯域幅特性に基づいたバスクロック周波数管理 - 特許庁

Then, one bus line (CLK) is dedicated for a clock signal.例文帳に追加

従って、１つのバスライン（ＣＬＫ）はクロック信号に専用である。 - 特許庁

The bus can be a high speed differential serial bus with clock information embedded in a data stream.例文帳に追加

バスは、クロック情報がデータストリームに埋め込まれた高速差動シリアルバスであることができる。 - 特許庁

The frequency divider DIV generates the clock with low frequency CLKL from the clock with high frequency CLKH, and the bus interface BSIF is provided with a level shifting function, a data width converting function, a hand shaking function between the bus BS and the bus interface, and the like.例文帳に追加

ＤＩＶは、ＣＬＫＨからＣＬＫＬを生成し、ＢＳＩＦは、レベルシフト機能、データ幅変換機能、およびＢＳとの間のハンドシェイク機能などを備える。 - 特許庁

The division is performed in a bus system or/and a clock system.例文帳に追加

ドメイン分割はバス系統または／およびクロック系統でおこなう。 - 特許庁

CLOCK GENERATION DEVICE, BUS INTERFACE CONTROLLER AND INFORMATION PROCESSOR例文帳に追加

クロック発生装置、バスインタフェース制御装置及び情報処理装置 - 特許庁

A receiving device latches the data in the second phase of the bus clock.例文帳に追加

受信デバイスは、バスクロックの第２のフェーズの間に、データをラッチする。 - 特許庁

In the Pentium II, the backside bus operates at one-half the processor clock speed. 例文帳に追加

Pentium IIでは、バックサイドバスはプロセッサのクロック速度の半分で動作する。 - コンピューター用語辞典

This data transfer circuit comprises a selector 54 for selectively supplying a bus clock BCK or an audio clock ACK to a RAM 20 according to a clock selection signal CLS, and a clock generation circuit 34 capable of stopping output of the bus clock BCK by a clock control signal BCC.例文帳に追加

クロック選択信号ＣＳＬに従ってバスクロックＢＣＫまたはオーディオクロックＡＣＫを選択してＲＡＭ２０に供給するセレクタ５４を設け、クロック制御信号ＢＣＣによって、バスクロックＢＣＫの出力を停止できるクロック生成回路３４を設ける。 - 特許庁

The operation on the data in the first data bus is performed in one-clock cycle, and the result is transmitted to a second data bus.例文帳に追加

第１のデータバスのデータについての演算を１クロックサイクルで行って第２のデータバスに送る。 - 特許庁

Burst SRAM (also known as SynchBurst SRAM) is synchronized with the system clock or, in some cases, the cache bus clock. 例文帳に追加

バーストSRAM（同期バーストSRAMとしても知られる）は、システムクロックまたはある場合にはキャッシュバスクロックと同期する。 - コンピューター用語辞典

Data is written in a data RAM 12 in synchronism with a bus clock 20.例文帳に追加

データＲＡＭ１２は、バスクロック２０に同期してデータが書き込まれる。 - 特許庁

To select a bus clock appropriately without using an arbitration circuit.例文帳に追加

調停回路を用いずに、バスクロックを適切に選択することができる。 - 特許庁

To improve timing resolution of a memory regardless of a bus clock frequency.例文帳に追加

メモリのタイミング分解能をバスクロック周波数に関わらず向上する。 - 特許庁

A bus reference clock with 24.576 MHz for the 1394 serial bus 12, 18 is synchronized with an ATM reference clock of 8 kHz of the ATM network 15.例文帳に追加

１３９４シリアルバス１２と１３９４シリアルバス１８の２４．５７６MHzのバスリファレンスクロックは、ATMネットワーク１５の８KHzのATMリファレンスクロックに同期される。 - 特許庁

An internal clock frequency is set to 1/2 of an external clock frequency, and internal bus width is the double of external bus width.例文帳に追加

外部クロック周波数に対し内部クロック周波数を１／２に設定すると共に外部バス幅に対し内部バス幅を２倍に構成する。 - 特許庁

The bus state controller forms the external bus control signal at the same timing with external bus clock signals of each of the address areas to be accessed.例文帳に追加

このとき、バスステートコントローラは、アクセスする各アドレスエリアの外部バスクロック信号にタイミングを合わせて外部バス制御信号を形成する。 - 特許庁

The clock signal CLK is supplied to the clock wiring network 11-14 by a clock bus group 30 arranged with tree structure and a clock drive control gates 21-24.例文帳に追加

クロック信号ＣＬＫは、ツリー構造で配置されたクロックバス群３０およびクロック駆動制御ゲート２１〜２４によって、クロック配線網１１〜１４に供給される。 - 特許庁

By providing a clock control circuit 18 and a bus state controller 19 for forming an external bus control signal at the same timing with external bus clock signals of each address area to be accessed, plural external bus clock signals of mutually different frequencies can be outputted.例文帳に追加

クロック制御回路（１８）と、アクセスする各アドレスエリアの外部バスクロック信号にタイミングを合わせて外部バス制御信号を形成するためのバスステートコントローラ（１９）とを設けることで、互いに周波数が異なる複数の外部バスクロック信号の出力を可能にする。 - 特許庁

To provide an apparatus and method for controlling a dynamic bus clock.例文帳に追加

本発明は動的バスクロックを制御するための装置及び方法に関する。 - 特許庁

SUBSYSTEM FOR SETTING FREQUENCY OF CLOCK SIGNAL USED FOR INSTRUCTION AND ADDRESS BUS, AND FREQUENCY OF CLOCK SIGNAL USED FOR DATA BUS SEPARATELY FROM EACH OTHER例文帳に追加

命令及びアドレスバスに使われるクロック信号の周波数とデータバスに対して使われるクロック信号の周波数とを別々に設定するサブシステム - 特許庁

A clock controller 19 controls clock frequencies to be supplied to a reception data transfer BUS 17 and a transmission data transfer BUS 18 respectively.例文帳に追加

クロック制御部１９は、受信データ転送用ＢＵＳ１７及び送信データ転送用ＢＵＳ１８の各々に供給するクロック周波数を制御する。 - 特許庁

To supply suitable bus clocks and bus control signals to each clock synchronous device when there exist a plurality of clock synchronous devices.例文帳に追加

複数のクロック同期式デバイスが存在する場合に、各クロック同期式デバイスに適切なバスクロック、及びバス制御信号の供給を可能とすることにある。 - 特許庁

The bus line B is controlled while being delayed by a half cycle of the clock behind the bus line A to perform data transfer.例文帳に追加

バスラインＢは、バスラインＡに対してクロックの半周期分だけずれて制御され、データ転送が行われる。 - 特許庁

A clock generation circuit 10 generates two clocks with a uniform phase, or a CPU clock CLK_CPU and a bus clock CLK_BUS.例文帳に追加

クロック生成回路１０は、互いに位相の揃った２つのクロック、即ちＣＰＵクロックＣＬＫ_ＣＰＵ並びにバスクロックＣＬＫ_ＢＵＳを生成する。 - 特許庁

Thus, since a signal transmission distance per one clock cycle in the bus system 19 is shortened more than that when transmitted between the bus master 21 and the bus slave 22 by one clock cycle, the operating frequency of the bus system can be increased.例文帳に追加

これにより、該バス・システム１９における１クロック・サイクル当たりの信号伝送距離は、バス・マスタ２１−バス・スレーブ２２間を１クロック・サイクルで伝送させるときのものに比し、短縮されるので、バス・システムの動作周波数を増大できる。 - 特許庁

To decrease the number of clock cycles in bus connection and to reduce a hardware quantity as to a bus connection circuit for connecting a bus with a different bit width.例文帳に追加

異なるビット幅のバスを接続するためのバス接続回路において、バス接続時のクロックサイクル数を少なくすると共にハードウェア量を少なくする。 - 特許庁

A clock supply part sets up reference clock frequency lower than normal frequency and transmits the set clock frequency information 28 to an I/O bus controller 8.例文帳に追加

クロック供給部２６は、基準となるクロック周波数を通常の周波数より低くし、そのクロック周波数情報２８をＩ／Ｏバスコントローラ８に伝送する。 - 特許庁

The clock generation circuit 10 switches the respective frequencies of the CPU clock CLK_CPU and the bus clock CLK_BUS according to the operation mode of an MCU.例文帳に追加

クロック生成回路１０は、ＭＣＵの動作モードに応じてＣＰＵクロックＣＬＫ_ＣＰＵおよびバスクロックＣＬＫ_ＢＵＳそれぞれの周波数を切り替える。 - 特許庁

CLOCK PULSE FORMING METHOD, DEVICE, BUS SYSTEM AND SUBSCRIBER IN BUS SYSTEM HAVING AT LEAST ONE SUBSCRIBER例文帳に追加

少なくとも１つの加入者を有するバスシステム内におけるクロックパルス形成方法，その装置，バスシステム及び加入者 - 特許庁