「bus-clock」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The clock control circuit 3, now being a bus master, designates a destination of transfer as a register in the clock control circuit for securely occupying the bus, and conducts dummy data transfer.例文帳に追加

バス・マスタになったクロック制御回路３は、バスを確実に占有する為に転送先をクロック制御回路内部のレジスタに指定してダミーのデータ転送を行う。 - 特許庁

NETWORK SYNCHRONIZATION AND NON-HIT CLOCK SWITCHING SYSTEM IN BUS CONNECTION EXTENSION SYSTEM例文帳に追加

バス接続拡張方式におけるネットワーク同期および無瞬断クロック切替方式 - 特許庁

METHOD FOR PROCESSING OPERATION CLOCK AND BUS SIGNAL OF CPU INCORPORATED IN PROGRAMMABLE CONTROLLER例文帳に追加

プログラマブルコントローラに内蔵するＣＰＵの動作クロックおよびバス信号の処理方法 - 特許庁

When the clock permission signal CKE is given, the clock control part 30 supplies the bus clock BCK, as an internal clock CLK, to a bus interface part 10 and an interrupt outputting part 40 independently of a selection signal SEL to the slave block 2.例文帳に追加

クロック制御部３０は、クロック許可信号ＣＫＥが与えられると、このスレーブブロック２に対する選択信号ＳＥＬに拘らず、バスクロックＢＣＫを内部クロックＣＬＫとしてバスインタフェース部１０と割込出力部４０に供給する。 - 特許庁

Thus, the internal clock generating circuits in the respective LSI 2, 3, and 4 respectively generate high speed bus clock signals CLK 1, 2, and 3 by multiplying the signals of crystal oscillators 8, 9, and 10 synchronously with the clock synchronizing signals SYNC_-PULSE, and transmit them to a common synchronizing bus 1.例文帳に追加

これにより、各ＬＳＩ2,3,4の内部クロック生成回路11,12,13は、クロック同期信号SYNC_PULSEに同期して、各水晶発振子8,9,10の信号を逓倍した高速のバスクロック信号CLK1,2,3を生成して共通の同期バス１へ送信する。 - 特許庁

The IO processing device 10 includes an IO processor 12 which is started by a starting request signal and operates by a clock generated by the bus clock BCLK and a bus clock control signal output control part 141.例文帳に追加

ＩＯ処理装置１０は、起動要求信号によって起動されてバスクロックＢＣＬＫから生成されるクロックにより動作するＩＯプロセッサ１２と、バスクロック制御信号出力制御部１４１とを含む。 - 特許庁

The data output bus 200 outputs outputted data synchronizing with an internal clock.例文帳に追加

データ出力パス２００は、出力されるデータを内部クロックに同期させて出力する。 - 特許庁

The counter part 16 counts the clock 18 for CPU and generates timing for bus access inhibition.例文帳に追加

カウンタ部１６は、ＣＰＵ用クロック１８でカウントし、バスアクセス禁止のタイミングを作り出す。 - 特許庁

To obtain a synchronous memory device being suitable for a bus system minimizing clock-data skew.例文帳に追加

クロック・データ・スキューを最小限に抑えられるバス・システムに適する同期メモリ装置を得る。 - 特許庁

The bus 30 includes a clock wiring 31 which is connected via a common mode choke coil 50 and transmits a clock signal.例文帳に追加

このバス３０は、コモンモードチョークコイル５０を介して接続される、クロック信号を伝送するクロック配線３１を含んでいる。 - 特許庁

For example, the CPU clock CLK_CPU is set higher in speed than the bus clock CLK_BUS in order to perform the high-speed operation of the CPU.例文帳に追加

例えばＣＰＵの高速動作を行うために、ＣＰＵクロックＣＬＫ_ＣＰＵをバスクロックＣＬＫ_ＢＵＳよりも高速にする。 - 特許庁

The clock control part 106 stops the internal clock when an external access request is generated when becoming a bus hold state.例文帳に追加

そして、クロック制御部１０７ではバスホールド状態となった際、外部アクセス要求が発生すると内部クロックを停止する。 - 特許庁

A clock frequency-dividing circuit 80 determines a clock frequency based on the bus right permission first signal and the DMA permission signal.例文帳に追加

クロック分周回路８０は、バス権許可第１信号とＤＭＡ許可信号とに基づいて、クロック周波数を決定する。 - 特許庁

One or plural PIC local buses 22 are connected to the system bus 20 by a single PCI host bridge having a bus/frequency control logic mechanism and a bus clock.例文帳に追加

１つまたは複数のＰＣＩローカル・バスが、バス／周波数制御論理機構とバス・クロックとを有する単一のＰＣＩホスト・ブリッジによってシステム・バスに接続される。 - 特許庁

To attain an efficient operation following a bus clock from a clock generation output control means of a host system without requiring a mechanism for generating a special clock for an operation.例文帳に追加

動作用の特別のクロックを生成する仕組みを必要とせずに、ホストシステムのクロック生成出力制御手段からのバスクロックに従う効率的な動作を可能とする。 - 特許庁

The bus arbitration system saves on switching power by the clock signal by disabling the clock signal used by the plurality of bus masters until permission is granted from the arbiter.例文帳に追加

アービタから許可されるまで、複数のバスマスタに利用されるクロック信号をディセーブルさせることによって、クロック信号によるスイッチング電力を節減するバス仲裁システムである。 - 特許庁

After the change of the operating clock frequency is completed, the frequency change judging device 71 notify the bus arbiter 51 of the release of bus use inhibition.例文帳に追加

周波数変更判断装置７１は動作クロック周波数の変更完了後にバス使用禁止解除をバスアービタ５１に通知する。 - 特許庁

The bus arbitration system has a plurality of bus masters and arbiters, the plurality of bus masters transmit a bus occupancy request signal using a clock signal, receive a permission signal in response to it, when the permission signal is activated, occupy a bus and exchange data with a slave.例文帳に追加

複数のバスマスタ及びアービタを備え、複数のバスマスタはクロック信号を利用してバス占有要請信号を伝送し、それに応答して許可信号を受け、許可信号が活性化されればバスを占有してスレーブとデータをやり取りする。 - 特許庁

The bus system minimizing clock-data skew includes a clock line segment for transmitting clock and a clock line segment for receiving clock, these segments are joined to each other by a turnaround at one end, one or a plurality of synchronous memory devices can be joined to such bus system.例文帳に追加

クロック・データ・スキューを最小限に抑えるバス・システムには、送信クロック用のクロック線セグメントと、受信クロック用のクロック線セグメントとが含まれ、それらのセグメントは、一端にある折返し部によって相互に結合されており、そのようなバス・システムに、上記の同期メモリ装置は、１または複数を結合できる。 - 特許庁

The means 23 and 24 controlling the devices on the secondary side PCI bus give the instructions of bus clock control, power control or secondary side PCI bus control to the devices on the secondary side PCI bus based on power management information.例文帳に追加

二次側ＰＣＩバス上のデバイスを制御する手段２３，２４はパワーマネージメント情報を基に、二次側ＰＣＩバス上のデバイスへのクロック制御、電源制御あるいは二次側ＰＣＩバス制御を指示する。 - 特許庁

Use of the bus clock is eliminated in communications between the CPU or MPU and a register block.例文帳に追加

ＣＰＵまたはＭＰＵとレジスタ・ブロックとの間の通信においてバス・クロックの使用が省かれる。 - 特許庁

A latch circuit 10 latches the logic level of the data bus 2 at the timing prescribed by a clock CLK.例文帳に追加

ラッチ回路１０は、データバス２の論理レベルをクロックＣＬＫで規定されるタイミングでラッチする。 - 特許庁

To obtain a synchronous memory device being suitable for a bus system minimizing clock-data skew.例文帳に追加

クロック・データ・スキューを最小限に抑えられるバス・システムに適する同期メモリ装置を得ること。 - 特許庁

METHOD AND DEVICE FOR PERFORMING CLOCK COMBINATION BY USING UNIVERSAL SERIAL BUS DOWNSTREAM RECEPTION SIGNAL例文帳に追加

ユニバーサルシリアルバスダウンストリーム受信信号を使用してクロック合成を行うための方法及び装置 - 特許庁

Fast SCSI uses an 8-bit bus, but doubles the clock rate to support data rates of 10 MBps. 例文帳に追加

ファスト・スカジーは8ビットバスを使うが、10MBpsのデータレートをサポートするためにクロックレートを倍にしている。 - コンピューター用語辞典

When an address by which a memory 2 is accessed is inputted, a high level clock select signal S is outputted from an address decoder 11, and a frequency divider 12 is stopped, and a clock signal CK is supplied from a clock selector 13 to a bus control state machine 14 as a bus clock BCK so that the memory 2 can be controlled.例文帳に追加

メモリ２がアクセスされるアドレスが入力されるとアドレスデコーダ１１からハイレベルのクロックセレクト信号Ｓが出力され、分周器１２が停止し、クロックセレクタ１３からクロック信号ＣＫがバスクロックＢＣＫとしてバス制御ステートマシン１４に供給され、メモリ２が制御される。 - 特許庁

To allow an arbiter in a switch matrix system to arbitrate multiple bus transaction requests in a single bus frequency clock cycle, by operating at a frequency greater than the bus frequency.例文帳に追加

スイッチマトリクスシステム内のアービターは、バス周波数より大きい周波数で動作することにより、単一のバス周波数クロックサイクルにおける複数のバストランザクションリクエストを調停する。 - 特許庁

To correctly write the information of a bus cycle in a monitoring memory without delaying the bus cycle of a common bus executed by a master unit driven by a high speed CPU clock.例文帳に追加

高速なＣＰＵクロックで動作するマスタユニットが実行する共通バス上のバスサイクルを遅延させることなく、バスサイクルの情報を正しくモニタ用メモリに書き込むことを可能とする。 - 特許庁

A memory clock setting function 161 acquires the band of a memory bus 21, and acquires the total band of a CPU bus 20 and the I/O buses 22 (a, b).例文帳に追加

メモリクロック設定機能１６１は，メモリバス２１の帯域を取得し，ＣＰＵバス２０とＩ／Ｏバス２２（ａ，ｂ）との合計帯域を取得する。 - 特許庁

The ECC code generated by the ECC part 13 is written in an ECCRAM 15 in synchronism with an ECCRAM clock, which is the bus clock delayed by the clock fine-tuning circuit 17.例文帳に追加

そして、ＥＣＣＲＡＭ１５は、クロック微調整回路１７によってバスクロックを遅延したＥＣＣＲＡＭクロックに同期して、ＥＣＣ部１３によって生成されたＥＣＣコードが書き込まれる。 - 特許庁

Each of the bus wiring 41 and 51 is composed of power (Vcc) lines 411 and 511, data signal (Serial Data) lines 412 and 512, clock signal (Clock) lines 413 and 513, and ground (GND) lines 414 and 514.例文帳に追加

各バス配線４１、５１は、電源（Vcc）線４１１、５１１、データ信号（Serial Data）線４１２、５１２、クロック信号（Clock）線４１３、５１３、及び接地（GND）線４１４、５１４で構成されている。 - 特許庁

The respective LSI (3-7) dynamically execute the switching of the clock frequencies synchronously with the other LSI with the incorporated clock generating circuits CG targeted by using at least the clock control bus 2.例文帳に追加

各ＬＳＩ（３〜７）は、少なくともクロックコントロールバス２を用いて内蔵のクロック生成回路ＣＧを対象にクロック周波数の切り替えを動的に、且つ他ＬＳＩと同期して実行する。 - 特許庁

A frequency setting circuit 3 sets the frequency of clock signal of a master bus clock line to the operating frequency of a slave device to be controlled.例文帳に追加

周波数設定回路３は、マスタバスクロックラインのクロック信号の周波数を制御対象のスレーブデバイスの動作周波数に設定する。 - 特許庁

To provide a post-write buffer for preventing a host data bus from being free during clock synchronism in the computer of a double clock system.例文帳に追加

二重クロック方式のコンピュータにおいてクロック同期を行う間にホスト・データバスを遊ばせないようにする後置書込みバッファを提供する。 - 特許庁

Corresponding to a change instruction from the frequency change judging device 71, a clock generator 61 changes the frequency of an operating clock 201 of the bus 101.例文帳に追加

クロックジェネレータ６１は、周波数変更判断装置７１からの変更指示により、バス１０１の動作クロック２０１の周波数を変更する。 - 特許庁

Thus, when plural clock synchronous devices exist, suitable bus clocks and bus control signals can be supplied to each of the clock synchronous devices and the execution speed of an entire system is accelerated.例文帳に追加

このことが、複数のクロック同期式デバイスが存在する場合に、各クロック同期式デバイスに適切なバスクロック、及びバス制御信号の供給を可能とし、システム全体の実行速度の向上を達成する。 - 特許庁

In accordance with a bus timing set value selection signal corresponding to operation clock frequency supplied from a clock control circuit as a selector string, set values in the bus timing set value table are selected.例文帳に追加

セレクタ列でクロック制御回路から供給される動作クロック周波数に対応するバスタイミング設定値選択信号に従って、上記バスタイミング設定値テーブル中の設定値を選択する。 - 特許庁

The master device and the slave device are constructed for deriving a device specific clock signal synchronizing with data received on the data bus according to the shared clock signal and a data timing instruction on the data bus.例文帳に追加

マスタ装置及びスレーブ装置は、共有クロック信号及びデータバス上のデータタイミング指示から、データバス上で受信されたデータに同期した装置固有クロック信号を導出するように構成される。 - 特許庁

To control a clock by using bus right identification information which a bus right arbitration means itself has or to start control so that a function block having a bus right is supplied with a clock of appropriate frequency and low power consumption is realized.例文帳に追加

バス権調停手段自体が持つバス権識別情報を用いてクロックを制御し、あるいは制御を開始することによって、バス権をもつ機能ブロックに適切な周波数のクロックを供給したり、低消費電力を実現すること。 - 特許庁

When there is a system bus right request being a use request for the system bus from the external device, when a data processing part sends out a system bus right response for permitting use of the system bus, a clock control part 107 determines whether or not to stop the internal clock according to the existence of an external operand access request and an external command fetch request for using the system bus.例文帳に追加

外部装置からシステムバスの使用要求であるシステムバス権要求があった際、データ処理部がシステムバスの使用を許可するシステムバス権応答を送出すると、クロック制御部１０７では、システムバスを用いる外部オペランドアクセス要求や外部命令フェッチ要求の有無に応じて内部クロックを停止するか否かを決定する。 - 特許庁

Bus architectures are for a system on one chip which include bridges which decouple clock frequencies of individual bus masters from peripherals that they access.例文帳に追加

個別のバス・マスタのクロック周波数とそれらがアクセスするペリフェラルとを減結合するブリッジを含む、１つのチップ上のシステムのための複数バス・アーキテクチャ。 - 特許庁

The bus slave 31-n has synchronizing means and speeding means, and the synchronizing means is connected to the bus to receive the data in synchronism with a third clock ΦCLK3.例文帳に追加

バススレーブ31-nは、同期化手段と高速化手段とを有し、同期化手段はバスに接続され第３クロックΦCLK3に同期してデータを受信する。 - 特許庁

At the time of changing the operating clock frequency, a frequency change judging device 71 notify a bus arbiter 51 of the bus use inhibition of all master devices 11 and 21.例文帳に追加

周波数変更判断装置７１はバスアービタ５１に対して、動作クロック周波数の変更時に全マスタデバイス１１，２１のバス使用禁止を通知する。 - 特許庁

To provide a bus system and a method and a device for command transmission which can improve the performance of the whole system by decreasing the idle clock of a data bus.例文帳に追加

データバスのアイドルクロックを減少させてシステム全体の性能を向上させうるバスシステム及びそのコマンドの伝達方法およびその装置を提供する。 - 特許庁

A clock control part 31 stops the writing of the address bus information and the data bus information to the dedicated test RAM when it receives the underflow state signal.例文帳に追加

クロック制御部３１は、アンダーフロー状態信号を受けると、テスト専用ＲＡＭへのアドレスバス情報及びデータバス情報の書き込みを停止させる。 - 特許庁