「diffusion type transistor」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A collector 3 made of an N-type diffusion layer, a base 5 made of a P-type diffusion layer, and an emitter 7 made of an N-type diffusion layer are formed in a P-type semiconductor layer 1, to form a bipolar transistor.例文帳に追加

Ｐ型半導体層１に、Ｎ型拡散層からなるコレクタ３、Ｐ型拡散層からなるベース５、Ｎ電型拡散層からなるエミッタ７が形成されてバイポーラトランジスタが形成されている。 - 特許庁

An N-type diffusion layer 8 of the protection element 1 and an N-type diffusion layer 19 of the MOS transistor 15 are formed in the same process, while a diffusion width W3 of the N-type diffusion layer 8 is larger than a diffusion width W4 of the N-type diffusion layer 19.例文帳に追加

そして、保護素子１を構成するＮ型の拡散層８とＭＯＳトランジスタ１５を構成するＮ型の拡散層１９を同一工程で形成するが、Ｎ型の拡散層８の拡散幅Ｗ３が、Ｎ型の拡散層１９の拡散幅Ｗ４よりも広くなる。 - 特許庁

In a semiconductor in which an n-type transistor and a p-type transistor are formed on a (551) plane of silicon, a thickness of a silicide layer being in contact with a diffusion region of the n-type transistor is smaller than that of a silicide layer being in contact with a diffusion region of the p-type transistor.例文帳に追加

ｎ型トランジスタおよびｐ型トランジスタがシリコンの（５５１）面に形成された半導体装置において、前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが前記ｐ型トランジスタの拡散領域に接触するシリサイド層の厚さよりも薄い。 - 特許庁

In the vertical PNP transistor 21, on the other hand, the forming area of the transistor 21 is surrounded by an N^+-type diffusion region 38.例文帳に追加

一方、縦型ＰＮＰトランジスタ２１では、Ｎ＋型拡散領域３８でトランジスタ２１形成領域を囲っている。 - 特許庁

The n-type diffusion area 12 and the p-type diffusion area 17 correspond to body contact areas for setting the back gate potential levels of the PMOS transistor and the NMOS transistor.例文帳に追加

Ｎ型拡散領域１２及びＰ型拡散領域１７はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのバックゲート電位設定用に設けられたボディコンタクト領域に相当する。 - 特許庁

The n-type diffusion layer 117a becomes a drain of the junction field effect transistor 151, and the n-type diffusion layer 117b becomes the source of the junction field effect transistor 151.例文帳に追加

前記Ｎ型拡散層１１７ａは接合型電界効果トランジスタ１５１のドレインとなり、前記Ｎ型拡散層１１７ｂは前記接合型電界効果トランジスタ１５１のソースとなる。 - 特許庁

Since the channel length of the transistor depends on the length of the P type channel diffusion layer 15 under the gate electrode 13, that is, the diffusion depth of the P type channel diffusion layer 15 and the diffusion depth of the P type channel diffusion layer 15 has excellent controllability, the manufacturing method can stably manufacture the MOS transistor according to the fine rule technique.例文帳に追加

トランジスタのチャネル長は、ゲート電極１３下のＰ型チャネル拡散層１５の長さ、すなわちＰ型チャネル拡散層１５の拡散深さにより決定され、Ｐ型チャネル拡散層１５の拡散深さは制御性がよいので、微細ルールのＭＯＳトランジスタを安定的に作ることができる。 - 特許庁

The DMOS transistor contains an n^+ diffusion layer 21d as a source, a p-type diffusion layer 17e as a back gate region, and an n-type diffusion layer 67 in a low concentration as a drain and an n^+ diffusion layer 21e in a high concentration.例文帳に追加

ＤＭＯＳトランジスタは、ソースとなるｎ^＋拡散層２１ｄと、バックゲート領域となるｐ型拡散層１７ｅと、ドレインとなる低濃度のｎ型拡散層６７および高濃度のｎ^＋拡散層２１ｅとを含む。 - 特許庁

Then, an n-type diffusion layer 12 is formed between a p-type diffusion layer 10 used as the base region of the npn transistor 1 and the p-type separation region 3.例文帳に追加

そして、ＮＰＮトランジスタ１のベース領域として用いられるＰ型の拡散層１０とＰ型の分離領域３との間にはＮ型の拡散層１２が形成されている。 - 特許庁

Then, an n-type diffusion layer 14 is formed between a p-type diffusion layer 12 used as the base region of the npn transistor 1 and the p-type separation region 3.例文帳に追加

そして、ＮＰＮトランジスタ１のベース領域として用いられるＰ型の拡散層１２とＰ型の分離領域３との間にはＮ型の拡散層１４が形成されている。 - 特許庁

In the second conductivity type well 13, a driver transistor Q13 is formed, and the well 13 is connected to a source diffusion layer 18a of the driver transistor Q13.例文帳に追加

第２導電型ウェル１３は、ドライバトランジスタＱ１３が形成され、ドライバトランジスタＱ１３のソース拡散層１８ａに接続される。 - 特許庁

A drain of a reset transistor and a drain of an amplification transistor 30 which constitute the n-type diffusion layer 26 are connected to a power supply line 33.例文帳に追加

ｎ型拡散層２６を構成しているリセットトランジスタのドレインと増幅トランジスタ３０のドレインは、電源線３３に接続される。 - 特許庁

The NPN-type transistor 5 comprises an N-type epitaxial layer corresponding to the emitter, a P-type diffusion layer selectively formed on the N-type epitaxial layer and corresponding to the base, and an N-ype diffusion layer selectively formed on the P-type diffusion layer and corresponding to the collector.例文帳に追加

ＮＰＮ型トランジスタ５は、エミッタに相当するＮ型エピタキシャル層と、Ｎ型エピタキシャル層上に選択的に形成され、ベースに相当するＰ型拡散層と、Ｐ型拡散層上に選択的に形成され、コレクタに相当するＮ型拡散層とから構成される。 - 特許庁

The P-type diffusion layer 14 is disposed between a source region and the drain region of an MOS transistor 1.例文帳に追加

そして、Ｐ型の拡散層１４は、ＭＯＳトランジスタ１のソース−ドレイン領域間に配置される。 - 特許庁

The semiconductor device includes a P-type semiconductor substrate; an N-type well, a first P^+ diffusion region, a second P^+ diffusion region, a Schottky diode, a first N^+ diffusion region, a second N^+ diffusion region, a third P^+ diffusion region, a fourth P^+ diffusion region, a first insulating layer, a second insulating layer, a first parasitic bipolar transistor, and a second parasitic bipolar transistor.例文帳に追加

本発明の半導体デバイスは：Ｐ型半導体基板、Ｎ型ウェル、第１Ｐ＋拡散領域、第２Ｐ＋拡散領域、ショットキー・ダイオード、第１Ｎ＋拡散領域、第２Ｎ＋拡散領域、第３Ｐ＋拡散領域、第４Ｐ＋拡散領域、第１絶縁層、第２絶縁層、第１寄生バイポーラトランジスタ、及び第２寄生バイポーラトランジスタ、を含む。 - 特許庁

A P type diffusion layer 106 to become an emitter layer of a horizontal PNP transistor of the IIL and a P type diffusion layer 107 to become a collector layer are formed on the first element region.例文帳に追加

第１の素子領域にはＩＩＬの横型ＰＮＰトランジスタのエミッタ層となるＰ型拡散層１０６と、コレクタ層となるＰ型拡散層１０７が形成される。 - 特許庁

A region on a P-type substrate 3, corresponding to a lateral PNP transistor 1b, is etched to form a trench part 20 and the N+ type embedded diffusion layer 12 of the lateral PNP transistor 1b is formed at a position deeper than the N+ type embedded diffusion layer 4 of a lateral PNP transistor 1a.例文帳に追加

Ｐ型基板３上の縦型ＰＮＰトランジスタ１ｂに対応する領域をエッチングして堀り込み部２０を設け、縦型ＰＮＰトランジスタ１ｂのＮ＋型埋め込み拡散層１２を縦型ＮＰＮトランジスタ１ａのＮ＋型埋め込み拡散層４より深い位置に形成する。 - 特許庁

Diffusion regions 8, 10 and 12 constituting respectively the drain of the read transistor and the drain and source of the amplifying transistor have the second conductivity type.例文帳に追加

読み出しトランジスタのドレイン、増幅トランジスタのドレイン及びソースの各々を構成する拡散領域８、１０、１２は、第２導電型を有する。 - 特許庁

To provide a semiconductor device having a p-type MIS transistor, which suppresses an increase of resistance of a p-type extension diffusion layer even when the p-type extension diffusion layer is joined shallowly.例文帳に追加

ｐ型ＭＩＳトランジスタを有する半導体装置において、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制する。 - 特許庁

In, for example, a high-breakdown-voltage P-type MOS transistor structure, a low-density P-type diffusion region 109 is formed on a low-density N-type diffusion region 108 to the right and the left of a gate G, and a high-density P-type diffusion region 106 is formed thereupon.例文帳に追加

例えば高耐圧Ｐ型ＭＯＳトランジスタ構造では、低濃度Ｎ型拡散領域１０８の上において、ゲートＧの右方及び左方に、低濃度Ｐ型拡散領域１０９が形成され、その上に高濃度Ｐ型拡散領域１０６が形成される。 - 特許庁

Further, a source of an address transistor 31 which is the n-type diffusion layer 26 is connected to a vertical signal line 34.例文帳に追加

また、ｎ型拡散層２６であるアドレストランジスタ３１のソースは、垂直信号線３４に接続される。 - 特許庁

Gaps 103 and 104 are formed between a word line W1 of a memory cell transistor and n+ type diffusion regions N21 and N12.例文帳に追加

メモリセルトランジスタのワード線Ｗ_1 とｎ^+ 型拡散領域Ｎ_21，Ｎ_12との間に、隙間１０３，１０４を形成する。 - 特許庁

The NPN transistor forms an N-type collector region 60 through diffusion in the island region 25, to form a collector layer.例文帳に追加

ＮＰＮトランジスタは、島領域２５にＮ型のコレクタ領域６０を拡散により形成して、コレクタ層とする。 - 特許庁

When a depression type reset transistor is adopted, a leak current to floating diffusion is suppressed and a dynamic range is extended.例文帳に追加

リセットトランジスタをディプレション型にすることで、フローティングディフュージョンへのリーク電流を抑制し、ダイナミックレンジを広げる。 - 特許庁

The concentration of an N-type intrinsic base diffusion area 23 adjoining to the emitter diffusion area 23 of an L-PNP transistor is made higher than that of a base buried layer 3B adjoining to the collector diffusion area 16B of an L-PNP bipolar transistor.例文帳に追加

Ｌ−ＰＮＰトランジスタのエミッタ拡散領域２３に隣接するＮ型真性ベース拡散領域２２の濃度を、Ｌ−ＰＮＰバイポーラトランジスタのコレクタ拡散領域１６Ｂに隣接するベース埋め込み層３Ｂの濃度より高くする。 - 特許庁

One of the source/drain of each of the above-mentioned double diffusion type transistors is individually formed in each transistor, and the n double diffusion type transistors share the other source/drain.例文帳に追加

前記各二重拡散トランジスタのソース／ドレインのうちの一つは各トランジスタに個別的に形成され、他の一つのソース／ドレインは前記ｎ個の二重拡散トランジスタが共有する。 - 特許庁

The n-type diffusion layer 110a is selectively formed just under the p-type diffusion layer 111a as the top gate, and becomes a channel layer of the junction field effect transistor 151.例文帳に追加

トップゲートとなる前記Ｐ型拡散層１１１ａの直下に選択的に形成された前記Ｎ型拡散層１１０ａは接合型電界効果トランジスタ１５１のチャネル層となる。 - 特許庁

In a structure of the lateral double diffusion MOS transistor formed on a p-type semiconductor substrate 7, a high concentration p-type diffusion layer 10 serving as an electrode of a low concentration p-type well layer 11 is formed in contact with a high concentration n-type diffusion layer 9 serving as a source region.例文帳に追加

ｐ型半導体基板上７に形成された横型二重拡散ＭＯＳトランジスタを構成において、ソース領域となる高濃度ｎ型拡散層９に接するように、低濃度ｐ型ウエル層１１の電極となる高濃度ｐ型拡散層１０を形成する。 - 特許庁

According to this structure, the P-type diffusion layers 18-20 and the N-type diffusion layers 22, 23 are formed with high positional accuracy, the width wb1 of a base region is narrowed, and a horizontal-type PNP transistor having a high breakdown voltage is formed.例文帳に追加

この構造により、Ｐ型の拡散層１８〜２０、Ｎ型の拡散層２２、２３が位置精度良く形成され、ベース領域幅Ｗｂ１が狭められ、高耐圧の横型ＰＮＰトランジスタが形成される。 - 特許庁

The semiconductor device includes an n-type diffusion region 17 which functions as a cathode of the photodiode PD and the source of a MOS transistor MT, and is constituted from two diffusion layers of a relatively deep first diffusion layer 15 and a relatively second shallow diffusion layer 16.例文帳に追加

フォトダイオードＰＤのカソード、および、ＭＯＳトランジスタＭＴのソースとして機能するＮ型拡散領域１７を、比較的深い第１拡散層１５および比較的浅い第２拡散層１６の２つの拡散層で構成する。 - 特許庁

The PNP bipolar transistor 164 is formed by P-type, N-type, and P-type impurity diffusion regions 122, 126, and 128 that are formed in the direction of the depth of a substrate, and the zener diode 150 is formed by the N-type and P-type impurity diffusion regions 126 and 128.例文帳に追加

ＰＮＰバイポーラトランジスタ１６４は、基板の深さ方向に形成したＰ型、Ｎ型及びＰ型不純物拡散領域１２２，１２６，１２８にて形成され、ツェナーダイオード１５０は、Ｎ型及びＰ型不純物拡散領域１２６，１２８にて形成される。 - 特許庁

The DMOS transistor is provided with a p-type diffusion region 3 formed on the first main surface, an n^+ diffusion region 5 formed on the first main surface within the p-type diffusion region 3, and a gate electrode 6 facing the p-type diffusion region 3 held between the n^+ diffusion region 5 and an n^- layer 1 through a gate insulation layer 12.例文帳に追加

このＤＭＯＳトランジスタは、第１主面に形成されたｐ型拡散領域３と、ｐ型拡散領域３内の第１主面に形成されたｎ^+拡散領域５と、ｎ^+拡散領域５とｎ^-層１との間に挟まれるｐ型拡散領域３にゲート絶縁層１２を介在して対向するゲート電極６とを有している。 - 特許庁

n-type diffusion regions 20a, 20b are formed on the surface of the p-type well region 11 and the gate electrode 17 of a transfer transistor 21 is formed on the p-type well region 11 pinched by the n-type diffusion regions 20a, 20b.例文帳に追加

ｐ型ウェル領域１１表面にはｎ型拡散領域２０ａ，２０ｂが形成され、このｎ型拡散領域２０ａ，２０ｂに挟まれたｐ型ウェル領域１１上に転送トランジスタ２１のゲート電極１７が形成されている。 - 特許庁

According to this structure, when the vertical P-type PNP transistor is put in ON operation, a parasitic current flows, mainly through a zone having the P-type diffusion layer 23 formed therein.例文帳に追加

この構造により、縦型ＰＮＰトランジスタがオン動作した際に、Ｐ型の拡散層２３が形成された領域が、主に、寄生電流の経路となる。 - 特許庁

In the semiconductor device, for example, the MOS transistor, a p-type diffusion layer 5 as a back gate region is formed on an n-type epitaxial layer 3.例文帳に追加

本発明の半導体装置、例えば、ＭＯＳトランジスタでは、Ｎ型のエピタキシャル層３には、バックゲート領域としてのＰ型の拡散層５が形成されている。 - 特許庁

P type buried diffusion layers 2 are formed on an element isolation area of a P type Si substrate 1 and a division part area between a photodiode II and an NPN transistor I respectively, and an N type buried diffusion layer 3 is formed in an area of an NPN transistor I.例文帳に追加

Ｐ型Ｓｉ基板１の表層部の素子分離領域およびフォトダイオードＩＩとＮＰＮトランジスタＩとの分割部領域にＰ型埋め込み拡散層２をそれぞれ形成するとともに、ＮＰＮトランジスタＩの領域内にＮ型埋め込み拡散層３を形成する。 - 特許庁

In a P channel MOS transistor having a P+ type source diffusion layer 22 and an N well region 12 both having an identical potential, for example, the source diffusion layer 22 and an N+ type substrate diffusion layer 23 of a diffusion region different in type from the layer 22 are formed on a surface of the N well region 12 at a location corresponding to the source region.例文帳に追加

たとえば、Ｐ^+ 型ソース拡散層２２とＮウェル領域１２とが同電位になるＰチャネルＭＯＳトランジスタにおいては、Ｎウェル領域１２の表面部のソース領域に対応する部位に、ソース拡散層２２と、ソース拡散層２２とは異種拡散領域となるＮ^+ 型基板拡散層２３とを形成する。 - 特許庁

Gates 30a and 31a of the amplification transistor 30 and the address transistor 31 are formed between the n-type diffusion layers 26 which are arranged at predetermined intervals on the surface of the p-type well 24.例文帳に追加

増幅トランジスタ３０及びアドレストランジスタ３１のゲート３０ａ及び３１ａは、ｐ型ウェル２４の表面上で所定間隔がおかれて配置されたｎ型拡散層２６の間に形成される。 - 特許庁

A MOS transistor is equipped with an n^+-source region 7, an n^+-drain region 8, and a gate electrode 6, and a p-type diffusion region 14 of an n-channel stopper is arranged around the MOS transistor.例文帳に追加

Ｎ＋ソース領域７、Ｎ＋ドレイン領域８、ゲート電極６を備えたＭＯＳトランジスタ周辺にＮチャネルストッパのＰ型拡散領域１４が配置される。 - 特許庁

At the time of connecting an n-type polycrystalline silicon film(storage node electrode) 12 through an n-type polycrystalline silicon film 15 to an n-type source/drain diffusion layer 23 of an MOS transistor, a WSiN layer 14 is interposed between the n-type polycrystalline silicon film 15 and the n-type source/drain diffusion layer 23.例文帳に追加

ｎ型多結晶シリコン膜（ストレージノード電極）１２をｎ型多結晶シリコン膜１５を介してＭＯＳトランジスタのｎ型ソース／ドレイン拡散層２３に接続させる際に、ｎ型多結晶シリコン膜１５とｎ型ソース／ドレイン拡散層２３との間にＷＳｉＮ層１４を介在させる。 - 特許庁

The drain of an MOS transistor formed on a first conductivity type semiconductor substrate 1 comprises a second conductivity type first lightly doped diffusion layer 14, a second conductivity type first heavily doped diffusion layer 19, a second conductivity type first lightly doped diffusion layer 21, and second conductivity type second heavily doped diffusion layer 18 formed sequentially from the side close to a gate electrode 12.例文帳に追加

第１導電型の半導体基板１上に形成されたＭＯＳ型トランジスタのドレインが、ゲート電極１２に近い側から順に、第２導電型の第１の低濃度拡散層１４と、第２導電型の第１の高濃度拡散層１９と、第２導電型の第１の低濃度拡散層２１と、第２導電型の第２の高濃度拡散層１８とを備える。 - 特許庁

An n-type channel diffusion layer 24, a p-type high density diffusion layer 26 for a source, an n-type high density diffusion layer 28, a gate oxide film 30, and a gate electrode 32 which constitute a p-channel DMOS transistor are formed in an area different from the CMOS formation area of the p-type low density epitaxial growth layer 4.例文帳に追加

Ｐ型低濃度エピタキシャル成長層４のＣＭＯＳ形成領域とは異なる領域に、ＰｃｈＤＭＯＳトランジスタを構成する、Ｎ型チャネル拡散層２４、ソース用のＰ型高濃度拡散層２６、Ｎ型高濃度拡散層２８、ゲート酸化膜３０及びゲート電極３２が形成されている。 - 特許庁

In the semiconductor device, a P-type embedded layer 9 creeps up, a P-type diffusion layer 12 creeps down, and both the diffusion layers 9, 12 are connected, thus composing the back gate region of the MOS transistor 3.例文帳に追加

本発明の半導体装置では、Ｐ型の埋込層９が這い上がり、Ｐ型の拡散層１２が這い下がり、両拡散層９、１２が連結することで、ＭＯＳトランジスタ３のバックゲート領域が構成される。 - 特許庁

The semiconductor device has a structure in which a high-concentration impurity diffusion layer 9 is embedded in a polysilicon film as a gate electrode of the groove type transistor.例文帳に追加

溝型トランジスタのゲート電極であるポリシリコン膜中に高濃度不純物拡散材料９が埋設された構造を有する。 - 特許庁

The P-channel MOS transistor 109 is formed in an N well diffusion area formed on a substrate of a P conductivity type.例文帳に追加

このＰチャネルＭＯＳトランジスタ１０９は、Ｐ導電型の基板上に形成されたＮウェル拡散領域内に形成されている。 - 特許庁