「diffusion type transistor」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide a field-effect transistor which reduces a parasitic capacitance generated between an umbrella part of a gate electrode of T-type structure and a diffusion layer, and to provide a method of manufacturing the field-effect transistor.例文帳に追加

Ｔ型構造のゲート電極の傘部と拡散層の間に生じる寄生容量を低減した電界効果トランジスタ及びその電界効果トランジスタの製造方法を提供する。 - 特許庁

The second switch SW2 includes a second diffusion layer region 14 of a second conductive n-type formed on the substrate 15, a third diffusion layer region 11a of the first conductive p-type surrounded by the second diffusion layer region 14, and a second MOS transistor 10a formed on the second diffusion layer region 11a.例文帳に追加

第２スイッチＳＷ２は、基板１５上に形成された第２導電型Ｎの第２拡散層領域１４と、第２拡散層領域１４に囲まれた第１導電型Ｐの第３拡散層領域１１ａと、第２拡散層領域１１ａ上に形成された第２ＭＯＳトランジスタ１０ａとを備える。 - 特許庁

The active region R1' includes an N-type first diffusion region 48 serving as a source or drain of a transistor, and a P-type second diffusion region 71 having a higher impurity concentration than the P-type semiconductor 52 and supplying a potential to the P-type semiconductor 52.例文帳に追加

アクティブ領域Ｒ１’には、トランジスタのソース又はドレインとなるＮ型の第１の拡散領域４８と、Ｐ型の半導体５２よりも不純物濃度が高く、Ｐ型の半導体５２に電位を供給するためのＰ型の第２の拡散領域７１とが形成されている。 - 特許庁

Since a P-type implantation layer 14 eliminates compensation, lateral diffusion is accelerated in the channel regions of the N-type source layer 11 and N-type drain layer 12 of a high breakdown strength transistor.例文帳に追加

このため、Ｐ型注入層１４によってコンペンセーションが生じなくなり、高耐圧トランジスタのＮ−型ソース層１１、Ｎ−型ドレイン層１２のチャネル領域における横方向の拡散が促進される。 - 特許庁

A p-type diffusion layer 111a is formed on a surface part of the n-type epitaxial layer 104 being isolated from the p-type silicon substrate 101 and made a top gate of the junction field effect transistor 151.例文帳に追加

前記Ｐ型シリコン基板１０１から離れて前記Ｎ型エピタキシャル層１０４の表面部分にＰ型拡散層１１１ａを形成し、接合型電界効果トランジスタ１５１のトップゲートとする。 - 特許庁

To improve the resistance to NBTI (negative bias temperature instability) of a p-type MIS transistor by preventing over-diffusion of fluorine injected into a semiconductor substrate.例文帳に追加

半導体基板に注入したフッ素のアウトディフュージョンを防ぐことにより、ｐ型ＭＩＳトランジスタのＮＢＴＩ耐性を向上させる。 - 特許庁

The Zener diode 2 is formed on a diffusion region (a P-type diffusion region for forming the Zener diode 2), separated from the DMOS transistor 1, in a drain region of the DMOS transistor 1 in different density (or may be in the same density).例文帳に追加

ツェナダイオード２は、ＤＭＯＳトランジスタ１のドレイン電極領域内のＤＭＯＳトランジスタ１とは異なる濃度（或いは同濃度であっても良い）で分離された拡散領域（ツェナダイオード２形成用のＰ型拡散領域）上に形成されて成る。 - 特許庁

A p-type diffusion area 17 is formed in a part of a p well area 9 in which an NMOS (N-channel Metal-Oxide Semiconductor) transistor is formed and a GND power supply wire 16 is formed on the p-type diffusion area 17 so as to be electrically connected.例文帳に追加

ＮＭＯＳトランジスタが形成されるＰウェル領域９内の一部にはＰ型拡散領域１７が形成され、Ｐ型拡散領域１７上に電気的に接続してＧＮＤ用電源配線１６が形成される。 - 特許庁

The first switch SW1 includes a first diffusion layer region 11 of a first conductive p-type formed on a substrate 15 of the first conductive p-type, and a first MOS transistor 10 formed on the first diffusion layer region 11.例文帳に追加

第１スイッチＳＷ１は、第１導電型Ｐの基板１５上に形成された第１導電型Ｐの第１拡散層領域１１と、第１拡散層領域１１上に形成された第１ＭＯＳトランジスタ１０とを備える。 - 特許庁

The lateral double-diffused MOS transistor has a first conductivity type drift region 2 provided on a second conductivity type semiconductor substrate 1, and a body diffusion region 3 formed on the surface thereof.例文帳に追加

第２導電型の半導体基板１上に設けられた第１導電型のドリフト領域２と、その表面に形成された第２導電型のボディ拡散領域３を備える。 - 特許庁

Each pixel circuit K2 of another type includes an amplifying transistor GQ, a floating diffusion, a reset transistor RQ and the like and is commonly provided for pixels of respective rows and arranged outside pixel rows 21 to 23.例文帳に追加

画素回路Ｋ２は、増幅トランジスタＧＱ、フローディングディフュージョン、及びリセットトランジスタＲＱ等を含み、各列の画素に対して共通に設けられ、画素列２１〜２３の外部に配置されている。 - 特許庁

In addition, a P-type poly-Si empolyed for the emitter diffusion area 23 of the L-PNP transistor is used as a poly-Si for high resistance.例文帳に追加

また、Ｌ−ＰＮＰトランジスタのエミッタ拡散領域２３に使用するＰ型ｐｏｌｙ−Ｓｉを高抵抗用のｐｏｌｙ−Ｓｉとしても使用する。 - 特許庁

To prevent scatter and diffusion of high-melting point metal in a MOS type transistor, where a high melting point metal silicide film such as polycide is arranged on a gate electrode.例文帳に追加

ゲート電極にポリサイドなどの高融点金属シリサイド膜を有したＭＯＳ型トランジスタにおいて、高融点金属の飛散・拡散を防止する。 - 特許庁

A trench capacitor 12, having strap units 22, 26 which make contact with the upper surface and the side surface of the n-type diffusion region 20a for the transfer transistor 21, is formed.例文帳に追加

転送トランジスタ２１のｎ型拡散領域２０ａの上面及び側面に接するストラップ部２２，２６を有したトレンチキャパシタ１２が形成されている。 - 特許庁

To provide a semiconductor device which can reduce the resistance of a bit line diffusion layer without exerting effects upon the transistor characteristics of flat cell type memory cells and a method of manufacturing the device.例文帳に追加

フラットセル型メモリセルのトランジスタ特性に影響をあたえず、ビット線拡散層抵抗を低減する半導体装置及びその製造方法の提供。 - 特許庁

One end 51 of the first P-type diffusion resistor 41 is connected to a drain of the second N-channel-type MOS transistor 31, and its other end is electrically connected to a second external terminal 402 and the first N-type well 8b.例文帳に追加

第１Ｐ型拡散抵抗４１の一端５１は、第２Ｎチャネル型ＭＯＳトランジスタ３１のドレインに接続され、他端は第２外部端子４０２と第１Ｎ型ウェル８ｂとに電気的に接続される。 - 特許庁

The semiconductor-on-insulator type transistor comprises (a) an insulating layer, (b) a semiconductor material layer on the insulating layer, (c) a transistor gate provided in the semiconductor material layer, and (d) a vertical, outer source/drain diffusion region and a vertical, inner diffusion-region, provided in the semiconductor material layer operationally adjacent to the transistor gate.例文帳に追加

セミコンダクタ・オン・インシュレータ型トランジスタは、ａ）絶縁層、ｂ）絶縁層上の半導体物質の層、ｃ）半導体物質層内に設けられたトランジスタゲート、ｄ）トランジスタゲートに動作上近接して半導体物質層内に設けられた上下方向外側ソース／ドレイン拡散領域及び上下方向内側拡散領域とからなる。 - 特許庁

The field-effect transistor (142) includes a p-type low concentration region 110 formed over a surface of a substrate (102), an n-type drain-side diffusion region 112 and an n-type source-side diffusion region 114 formed over a surface of the p-type low concentration region 110, an element isolation insulating layer 132, and an element isolation insulating layer 134.例文帳に追加

電界効果トランジスタ（１４２）は、基板（１０２）表面に形成されたｐ型低濃度領域１１０と、ｐ型低濃度領域１１０表面に設けられたｎ型ドレイン側拡散領域１１２およびｎ型ソース側拡散領域１１４と、素子分離絶縁膜１３２および素子分離絶縁膜１３４とを含む。 - 特許庁

The field-effect transistor (142) includes a p-type low concentration region 110 formed on a surface of a substrate (102), an n-type drain side diffusion region 112 and an n-type source side diffusion region 114 arranged on a surface of the p-type low concentration region 110, and an element isolation insulating film 132 and an element isolation insulating film 134.例文帳に追加

電界効果トランジスタ（１４２）は、基板（１０２）表面に形成されたｐ型低濃度領域１１０と、ｐ型低濃度領域１１０表面に設けられたｎ型ドレイン側拡散領域１１２およびｎ型ソース側拡散領域１１４と、素子分離絶縁膜１３２および素子分離絶縁膜１３４とを含む。 - 特許庁

A gate insulating film is inserted between the tunnel junction layer and the word line diffusion layer adjacent thereto, and a tunnel junction type transistor is constituted by a part of the trench capacitors, the vertical tunnel junction layers and a part of the word line diffusion layers.例文帳に追加

トンネル接合層とこれに隣接するワード線拡散の間には、ゲート絶縁膜が挿入され、トレンチキャパシタの一部と、縦型トンネル接合層と、ワード線拡散層の一部とで、トンネル接合型トランジスタを構成する。 - 特許庁

Each of transistor elements comprises a drain 4 and a source 5 configured with a n-type diffusion layer, a gate 3 formed on a channel region between the drain 4 and the source 5, and the well contact 1 configured of a p-type diffusion layer at a position adjacent to the drain 4.例文帳に追加

各トランジスタ素子は、Ｎ型拡散層により構成されたドレイン４及びソース５と、ドレイン４とソース５との間のチャネル領域上に形成されたゲート３と、ドレイン４に隣接する位置にＰ型拡散層により構成されたウェルコンタクト１とを有する。 - 特許庁

In the area of the DMOS transistor, an N- type offset area 17 where a low concentration N- type impurity is introduced to the surface of a P+ type body diffusion layer 15, with a resist and a gate electrode 14, not shown, as a mask is formed.例文帳に追加

ＤＭＯＳ型トランジスタの領域では、図示しないレジストとゲート電極１４をマスクとしてＰ^+ 型ボディー拡散層１５表面に低濃度Ｎ型不純物を導入してなるＮ^- 型のオフセット領域１７を形成する。 - 特許庁

A first MIS transistor formed in the first region (PMOS) in an n-type semiconductor region (101) comprises a first gate insulating film (103), a first gate electrode (104), first extension diffusion layers (106), and a first fluorine diffusion layer (108).例文帳に追加

ｎ型半導体領域(101)における第１の領域(PMOS)に形成された第１のＭＩＳ型トランジスタは、第１のゲート絶縁膜(103)と、第１のゲート電極(104)と、第１のエクステンション拡散層(106)と、第１のフッ素拡散層(108)とを備える。 - 特許庁

A P^+ type channel stop layer under the source and drain region of a transfer transistor 103 is arranged such that it contacts a depletion region 208, which is formed around the floating diffusion region 106, i.e. an N^+ diffusion layer, only at E point.例文帳に追加

転送トランジスタ１０３のソースドレイン領域の下のＰ＋チャネルストップ層がＮ＋拡散層であるフローティングディフュージョン領域１０６の周りに形成される空乏層２０８と概ね点Ｅのみで接触するようにする。 - 特許庁

The ESD protection circuit 110 includes a bipolar transistor 121 comprising a first diffusion layer 115 of a first conductive type connected to a high potential power supply VDD, a second diffusion layer 114B of a second conductive type connected to a low potential power supply VSS, and a third diffusion layer 14A of the second conductive type connected to an input/output pad 101.例文帳に追加

本発明によるＥＳＤ保護回路１１０は、高電位電源ＶＤＤに接続される第１導電型の第１拡散層１１５と、低電位電源ＶＳＳに接続される第２導電型の第２拡散層１１４Ｂと、入出力パッド１０１に接続される第２導電型の第３拡散層１４Ａとによって形成されるバイポーラトランジスタ１２１を具備する。 - 特許庁

The impurities 110 are introduced into a silicon substrate 101 using a silicon nitride film pattern 107 and a polycrystal silicon film pattern 108 as a mask, a high concentration impurity diffusion layers of an N type (N^+ type diffusion layers 111, 112) are formed at positions of a source region and a drain region of the MOS transistor.例文帳に追加

シリコン基板１０１に、シリコン窒化膜パターン１０７、多結晶シリコン膜パターン１０８をマスクにして、不純物１１０を導入し、ＭＯＳ型トランジスタのソース領域、及びドレイン領域の位置に、Ｎ型の高濃度不純物拡散層（Ｎ^+型拡散層１１１、１１２）を形成する。 - 特許庁

When a base diffusion layer 12 for a bipolar type transistor 10 formed to the semiconductor device 1 is formed, acceleration energy and a dosage are changed to a prearranged region as a base diffusion layer 12 for an n-type epitaxial layer 13, and impurity ions are implanted at a plurality of times.例文帳に追加

半導体装置１に備わるバイポーラ型トランジスタ１０のベース拡散層１２を形成する際に、Ｎ型エピタキシャル層１３のベース拡散層１２となるべく予め定められる領域に対して、加速エネルギとドーズ量とを変化させ、複数回に分けて不純物イオンを注入する。 - 特許庁

To provide a vertical type insulated gate field effect transistor reduced in the number of manufacturing process compared with that of a conventional field effect transistor, without increasing the rate of an area occupied by the chip of a bidirectional Zener diode formed in the same chip by the shape of a diffusion layer as the protective diode of a power MOSFET.例文帳に追加

パワーＭＯＳＦＥＴの保護用ダイオードとして同一チップに拡散層で形成される双方向ツェナーダイオードのチップに占める面積割合を増加させずに従来より製造工程数を低減させる。 - 特許庁

In the figure, 505 is an N type cathode of photo diode, 506 is a surface P type area to make the photo diode a buried structure, and a 508a is an N type high concentration area which forms a floating diffusion and is a drain area of a transfer MOS transistor, too.例文帳に追加

５０５はフォトダイオードのＮ型カソード、５０６はフォトダイオードを埋め込み構造とするための表面Ｐ型領域、５０８ａはフローティングディフュージョンを形成し転送ＭＯＳトランジスタのドレイン領域ともなっているＮ型高濃度領域である。 - 特許庁

A PMOS transistor Q2 provided to short-circuit between a base and an emitter of an N type IGPT when turned off comprises a P diffusion area 5, P diffusion area 6 and a conductive film 10 and a second gate electrode 15 which are provided on a surface of an N-epitaxial layer 2 between the P diffusion area 5 and the P diffusion area 6 through a gate oxide film 21.例文帳に追加

ターンオフ時にＮ型のＩＧＢＴのベース・エミッタ間を短絡するために設けるＰＭＯＳトランジスタＱ２は、Ｐ拡散領域５、Ｐ拡散領域６、及びＰ拡散領域５、Ｐ拡散領域６間のＮ^−エピタキシャル層２の表面上にゲート酸化膜２１を介して設けられた導電膜１０及び第２ゲート電極１５により構成される。 - 特許庁

Over the entire topside of the semiconductor substrate, an amorphous silicon film containing conductive type impurities is deposited, an elevated source/drain diffusion layer is formed by solid-phase epitaxial growth of the amorphous silicon film, through succeeding to the crystal orientation of the semiconductor substrate, and a pMOS transistor and an nMOS transistor are formed by using this diffusion layer.例文帳に追加

半導体基板の上面全体に、導電型不純物を含むアモルファスシリコン膜を堆積し、半導体基板の結晶方位を受け継ぎながらアモルファスシリコン膜を固相エピタキシャル成長させてエレベーテッド・ソース／ドレイン拡散層を形成し、この拡散層を用いてpMOSトランジスタとnMOSトランジスタを形成する。 - 特許庁

A light-receiving element 70 is composed of a PDSOI transistor (MOS transistor) in which a gate electrode 72 is formed on the surface of a p-type silicon layer 15 used as a channel body via a gate insulation film 71, and a source diffusion layer 73 and a drain diffusion layer 74 are formed to a depth reaching the insulation film 14.例文帳に追加

受光素子７０は、ｐ型シリコン層１５をチャネルボディとして、その表面にゲート絶縁膜７１を介してゲート電極７２が形成され、絶縁膜１４に達する深さにソース拡散層７３およびドレイン拡散層７４が形成された、ＰＤＳＯＩトランジスタ（ＭＯＳトランジスタ）により構成されている。 - 特許庁

The total resistance of bit lines is reduced by making the bit line diffusion layer on which no transistor is formed broader in width or higher in concentration in the flat cell type memory cell area of the semiconductor device.例文帳に追加

フラットセル型メモリセル領域にてトランジスタを形成しないビット線拡散層を幅広とするか、または拡散層濃度を高くすることにより、ビット線全体としての抵抗を低くする。 - 特許庁

To prevent diffusion of boron frame a p-type polysilicon film and penetration through a gate oxide film and to stabilize the characteristics of a P-channel MOS transistor, when polysilicon film is contained in the gate electrode of the P-channel MOS transistor and the polysilicon film coexists with a silicon nitride film.例文帳に追加

ＰＭＯＳのゲート電極７にｐ型ポリシリコン膜５が含まれ、かつ窒化シリコン膜１３と共存する場合に、該ｐ型ポリシリコン膜５からのホウ素の拡散やゲート酸化膜４の突抜けを防止し、ＰＭＯＳ特性を安定化させる。 - 特許庁

The semiconductor device 20 has an internal circuit 1 including an NMOS transistor 31, and an electrostatic protection circuit including a protection element 41 having a p-type well diffusion region 11 and a pair of n-type regions 12a and 12b opposed to each other at a predetermined mutual interval in the p-type well diffusion region 11.例文帳に追加

この半導体装置２０は、ＮＭＯＳトランジスタ３１を含む内部回路１と、ｐ型ウェル拡散領域１１と、そのｐ型ウェル拡散領域１１内において互いに所定の間隔を隔てて対向する一対のｎ型領域１２ａおよび１２ｂとを有する保護素子４１を含む静電気保護回路２とを備えている。 - 特許庁

The concentration of a low concentration N-type diffusion layer 14 of a drain electrode 26 that affects the characteristics of N channel high voltage MOS transistor 10 can be increased 50% by generating an overlapping region 36 at the border portion between a gate electrode 22 and the low concentration of N-type diffusion layer 14.例文帳に追加

ゲート電極２２と、ドレイン電極２６の低濃度Ｎ型拡散層１４との境界部分にオーバーラップ領域３６を設けることで、上記Ｎチャンネル高耐圧ＭＯＳトランジシタ１０の所謂トランジスタ特性に影響のある低濃度Ｎ型拡散層１４の濃度を約５０％増加することができる。 - 特許庁

A pixel unit 1 is structured with a non-volatile memory transistor MT formed in a p-type well 12 of a silicon substrate 10 to include a floating gate 14 and a control gate 16 and selection gate transistors ST1, ST2 formed in both sides of each memory transistor MT through common use of such memory transistor MT and diffusion layer 17.例文帳に追加

画素ユニット１は、シリコン基板１０のｐ型ウェル１２に形成された、浮遊ゲート１４と制御ゲート１６を持つ不揮発性メモリトランジスタＭＴと、このメモリトランジスタＭＴと拡散層１７を共有して各メモリトランジスタＭＴの両側に形成された選択ゲートトランジスタＳＴ１，ＳＴ２とから構成される。 - 特許庁

An npn-type bipolar transistor Bip1 consisting of an epitaxial layer 2, a base diffusion layer 5, a base connection layer 4 and an emitter diffusion layer 6, and a pn-junction diode D1 consisting of the epitaxial layer 2 and an anode layer 3 are formed on a semiconductor substrate 1.例文帳に追加

半導体基板１上に、エピタキシャル層２、ベース拡散層５、ベース接続層４、エミッタ拡散層６からなるｎｐｎ型バイポーラトランジスタＢｉｐ１と、前記半導体基板１上に、前記エピタキシャル層２、アノード層３からなるｐｎ接合ダイオードＤ１とを形成する。 - 特許庁

The field effect transistor comprises an N-type epitaxially grown layer 2 provided on a P-type semiconductor substrate 1, a P^+-type isolation diffusion layer 4 provided on the layer 2 of the circumference of the FET forming unit to electrically independently form the FET forming unit, and a P^++-type gate diffused layer 5 provided on the surface side of the layer 2.例文帳に追加

Ｐ型の半導体基板１上にＮ型のエピタキシャル成長層２が設けられ、ＦＥＴ形成部を電気的に独立させるため、ＦＥＴ形成部周囲のエピタキシャル成長層２にＰ^+型の分離拡散層４が設けられ、そのエピタキシャル成長層２の表面側にＰ^++型のゲート拡散層５が設けられている。 - 特許庁

With this structure, a channel region is efficiently arranged to suppress occurrence of parasitic currents in the P-type diffusion layer, thereby preventing fluctuation in on-resistance value of an N-channel MOS transistor 1.例文帳に追加

この構造により、効率的にチャネル領域が配置され、Ｐ型の拡散層での寄生電流の発生が抑制され、Ｎチャネル型ＭＯＳトランジスタ１のオン抵抗値の変動が防止される。 - 特許庁

In this MOS transistor 21, after an LOCOS oxide film 28 and a gate electrode 35 are formed on an epitaxial layer 23, an N+ type diffusion region 31 as the drain lead-out region is formed.例文帳に追加

本発明のＭＯＳトランジスタ２１では、エピタキシャル層２３上にＬＯＣＯＳ酸化膜２８、ゲート電極３５を形成した後に、ドレイン取り出し領域であるＮ＋型の拡散領域３１を形成する。 - 特許庁

As a result, the N+ type diffusion region 31 can be formed without taking into consideration the deviation of the mask, and the MOS transistor 21 wherein a desired characteristic like a withstanding voltage characteristic is obtained can be formed.例文帳に追加

そのことで、マスクずれを考慮することなくＮ＋型の拡散領域３１を形成でき、耐圧特性等の所望の特性を実現したＭＯＳトランジスタ２１を形成することができる。 - 特許庁

The carrier capture region formed in the high power supply voltage circuit section is formed by the same diffusion layer as the source or drain of the MOS-type transistor formed at the high supply voltage circuit section.例文帳に追加

また、高電源電圧回路部内に形成されたキャリア捕獲領域は、高電源電圧回路部に形成されたＭＯＳ型トランジスタのソースあるいはドレイン領域と同一の拡散層にて形成した。 - 特許庁

In the high voltage resistant p-channel MOS transistor formed on an SOI substrate, p^+-source regions 8, an n-type body region 4, and an n^+-body/contact diffusion region 10 are surrounded by a p^+-drain region 9 and a p-type drift region 5.例文帳に追加

ＳＯＩ基板上に形成される高耐圧ＰｃｈＭＯＳトランジスタであって、Ｐ^＋ソース領域８、Ｎ型ボディ領域４およびＮ^＋ボディ・コンタクト拡散領域１０を、Ｐ^＋ドレイン領域９およびＰ型ドリフト領域５で包囲している。 - 特許庁

In the semiconductor device including complementary field effect transistors, a p-type impurity diffusion region 5a to become an emitter electrode of a parasitically formed bipolar transistor and an n-type impurity diffusion region 3 electrically connected to a power supply line 14 are connected by connection wiring 40 formed of a high-melting point metal silicide having n-type impurities.例文帳に追加

相補型電界効果型トランジスタを含む半導体装置において、寄生的に形成されるバイポーラトランジスタのエミッタ電極となるｐ型不純物拡散領域５ａと、電源供給線１４と電気的に接続されているｎ型不純物拡散領域３とを、ｎ型不純物を有する高融点金属シリサイドからなる接続配線４０により接続する。 - 特許庁