「gate capacitance」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To reduce parasitic capacitance to decrease gate resistance.例文帳に追加

寄生キャパシタンスを小さくしゲート抵抗を小さくする。 - 特許庁

SEMICONDUCTOR DEVICE WITH DYNAMIC GATE-DRAIN CAPACITANCE例文帳に追加

動的ゲート−ドレイン容量を有する半導体装置 - 特許庁

To reduce the gate resistance and the gate/drain capacitance simultaneously, in an MOS transistor of multi-fingered gate structure.例文帳に追加

多フィンガーゲート構造のＭＯＳトランジスタにおいて、ゲート抵抗とゲート・ドレイン間容量を、同時に低減する。 - 特許庁

To prevent the occurrence of a gate leak current and to reduce a gate capacitance in a trench gate type transistor.例文帳に追加

トレンチゲート型トランジスタにおいて、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減する。 - 特許庁

To reduce parasitic capacitance generated in a gate electrode of a gate all around transistor.例文帳に追加

ゲート・オール・アラウンドトランジスタのゲート電極に発生する寄生容量が低減する。 - 特許庁

A gate of M1B and a gate of M2A are connected via a variable capacitance C1.例文帳に追加

Ｍ１ＢのゲートとＭ２Ａのゲートとが、可変容量Ｃ１を介して接続される。 - 特許庁

A gate of M1A and a gate of M2B are connected via a variable capacitance C2.例文帳に追加

Ｍ１ＡのゲートとＭ２Ｂのゲートとが、可変容量Ｃ２を介して接続される。 - 特許庁

A coupling capacitance between the floating gate 14 and the control gate electrodes 16 is larger than a coupling capacitance between the floating gate 14 and the semiconductor substrate 11.例文帳に追加

フローティングゲート１４とコントロールゲート電極１６との結合容量は、フローティングゲート１４と半導体基板１１との結合容量よりも大きい。 - 特許庁

A capacitor is connected to a gate and an emitter of a semiconductor element and a current amplifier having a capacitor whose capacitance is the same as a gate capacitance of the semiconductor element is connected between the gate and a gate driver.例文帳に追加

半導体素子のゲート・エミッタにコンデンサを接続し、かつ、このゲートとゲートドライバ間に、半導体素子のゲート容量と同容量のコンデンサを有する電流アンプを接続する。 - 特許庁

To provide a semiconductor device that can be reduce the capacitance, such as the gate electrode-drain wiring capacitance, gate electrode-drain diffusion region capacitance, gate electrode-drain electrode capacitance, etc., and to provide a method of manufacturing the device.例文帳に追加

ゲート電極−ドレイン配線間容量、ゲート電極−ドレイン拡散領域間容量及びゲート電極−ドレイン電極間容量などの素子容量を低減することができる半導体装置及びその製造方法を提供する。 - 特許庁

To prevent the occurrence of gate leakage current and to reduce gate capacitance, in a method of manufacturing a trench-gate type transistor.例文帳に追加

トレンチゲート型トランジスタの製造方法において、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減する。 - 特許庁

To reduce gate capacitance, to suppress the occurrence of and to improve a gate withstand voltage in a trench gate type transistor.例文帳に追加

トレンチゲート型トランジスタにおいて、ゲート容量の低減、結晶欠陥の発生の抑止、及びゲート耐圧の向上を図る。 - 特許庁

To reduce gate-drain capacitance of a vertical power MOS transistor having trench gate structure.例文帳に追加

トレンチゲート構造を有する縦型パワーＭＯＳトランジスタのゲート・ドレイン間容量の低減を図る。 - 特許庁

Thereby, a parasitic capacitance formed in the gate line is decreased and gate signal delay is decreased.例文帳に追加

従って、ゲート配線に形成される寄生キャパシタが減少されゲート信号遅延が減少される。 - 特許庁

To increase the ratio of the coupling capacitance between a floating gate and a control gate to the total capacitance, and to improve the reliability during the read-out operation.例文帳に追加

全容量に対するフローティングゲートとコントロールゲート間の容量比を向上させ、かつ、読み出し作動時の信頼性を向上させること。 - 特許庁

To homogenize the parasitic capacitance between a gate electrode and a drain electrode.例文帳に追加

ゲート電極とドレイン電極の間の寄生容量を均一にする。 - 特許庁

To solve the problem that an MOS field-effect transistor has gate capacitance structurally, the gate capacitance is increased as the channel area is increased and the gate oxide film is thinned, resulting in a limit due to the gate capacitance for improving high frequency operation characteristics.例文帳に追加

ＭＯＳ電界効果トランジスタは、構造的にゲート容量を有しており、チャネル面積が大きくなるほど、ゲート酸化膜が薄くなるほどゲート容量が大きくなり、このゲート容量により高周波動作を向上させる上で限界が生じる。 - 特許庁

The variable capacitance is provided by excluding or including a transfer gate transistor capacitance in addition to a floating diffusion capacitance.例文帳に追加

可変キャパシタンスは、浮遊拡散部キャパシタンスに加えてトランスファゲート・トランジスタのキャパシタンスを排除すること又は含めることによって提供される。 - 特許庁

A storage capacitance (70) is constituted of a first capacitance electrode (13) made up with a same film of the gate electrode and a second capacitance electrode (33).例文帳に追加

ゲート電極と同一膜からなる第１容量電極（１３）と、第２容量電極（３３）とから蓄積容量（７０）が構成される。 - 特許庁

Furthermore, a capacitance Cgd between a gate and a drain is reduced by using a dual gate structure.例文帳に追加

また、デュアルゲート構造を用いることによってゲートとドレインとの間の容量Ｃｇｄを低減する。 - 特許庁

Thus, the capacitance between the floating gate electrode 36 and the control gate electrode 60 is made larger than the capacitance between the floating gate electrode 36 and a semiconductor layer 33.例文帳に追加

これにより、フローティングゲート電極３６とコントロールゲート電極６０との間の容量を、フローティングゲート電極３６と半導体層３３との間の容量よりも大きくする。 - 特許庁

To reduce the capacitance in a gate electrode that has been fully silicided.例文帳に追加

フルシリサイド化されたゲート電極における容量を低減できるようにする。 - 特許庁

The switch element Q incorporates the input capacitance Ciss between the gate-source.例文帳に追加

スイッチ素子Ｑは、ゲート−ソース間に入力容量Ｃｉｓｓを内蔵する。 - 特許庁

In addition, since the region is reduced where the gate electrode is facing to the emitter structure, a gate-to-emitter capacitance can be reduced.例文帳に追加

加えて、ゲート電極がエミッタ構造に面している領域が減る為、ゲート・エミッタ間容量が低減できる。 - 特許庁

To reduce occupied area of capacitance created between a gate electrode and a capacitance electrode facing each other across an interlayer insulation film.例文帳に追加

層間絶縁膜を挟んでゲート電極と容量電極が対向してできる容量の占有面積を小さくする。 - 特許庁

Capacitance between a gate and a source and capacitance between the gate and a drain are inhibited by oxidizing a trench gate, forming a body to a sidewall by inclined ion implantation, forming a gate electrode and forming a lightly doped source region by inclined ion implantation.例文帳に追加

トレンチゲート酸化後に傾斜イオン注入で側壁にボディを形成し、ゲート電極形成後に低濃度ソース領域を傾斜イオン注入で形成することにより、ゲート・ソース間容量とゲート・ドレイン間容量を抑える。 - 特許庁

The parasitic capacitance C_ga is a capacity component interposed between the gate and source of the driving transistor 22 to reduce the value of the parasitic capacitance between the gate and source.例文帳に追加

この寄生容量Ｃ_gaは、駆動トランジスタ２２のゲート−ソース間に介在する容量成分となり、ゲート−ソース間の寄生容量の容量値を減らす方向に作用する。 - 特許庁

Also since the gate electrode layer 17D acts to add resistance components to gate/drain capacitance, capacitance reduction in the high-frequency region can be attained.例文帳に追加

また、ゲート電極層１７Ｄは、ゲート−ドレイン間容量に対して抵抗成分を付加するように作用するので、高周波領域での容量低減が可能となる。 - 特許庁

The capacitance value of the capacitor (16) is 0.01 to 10 times of the value of capacitance between the gate and the source of the second FET (14).例文帳に追加

そして、コンデンサ（１６）の容量値は、第２のＦＥＴ（１４）のゲート−ソース間容量の値の０．０１倍乃至１０倍である。 - 特許庁

To provide a semiconductor device which has a fin structure capable of suppressing both a gate capacitance and a gate resistance.例文帳に追加

ゲート容量とゲート抵抗の両方を小さく抑えることのできるフィン構造を有する半導体装置を提供する。 - 特許庁

The capacitance between the bit line being driven high and the gate of a compare/transfer NFET (134, 136) couples the gate higher than VDD.例文帳に追加

高に駆動されるビット線と比較・転送NFET(134又は136)のゲートとの間のキャパシタンスは、VDDより高いゲートを結合する。 - 特許庁

The floating gate electrode 25 is formed before forming the inter-gate insulating film 27 and the capacitance insulating film 29.例文帳に追加

浮遊ゲート電極２５は、ゲート間絶縁膜２７及び容量絶縁膜２９を形成するよりも前に形成する。 - 特許庁

To reduce a gate resistance and reduce a parasitic capacitance between the gate and an ohmic electrode when a field effect transistor is manufactured.例文帳に追加

電界効果トランジスタを製造する際に、低ゲート抵抗化し、かつゲート/オーミック電極間の寄生容量を低減する。 - 特許庁

To provide a capacitance measuring circuit for accurately individually measuring each capacitance component of gate capacitance of transistors without having to enlarging a layout pattern of the transistors.例文帳に追加

トランジスタのレイアウトパターンを大きくしなくてもトランジスタのゲート容量の各容量成分を個別に精度良く測定するための容量測定用回路を提供する。 - 特許庁

The coupling capacitance between the select gate 3a and the floating gate 6a is set smaller than that between the substrate 1 and the floating gate 6a.例文帳に追加

セレクトゲート３ａとフローティングゲート６ａの間の容量は、基板１とフローティングゲート６ａの間の容量よりも小さくなるように構成される。 - 特許庁

An overlap capacitance parameter is previously derived within a gate voltage range in which the MOSFET is kept in an off-state, the simulation of overlap capacitance characteristics is run using the overlap capacitance parameter, and an overlap length is derived from the overlap capacitance value when the MOSFET is turned on, whereby a correlation between the overlap capacitance and the overlap length is obtained to improve gate capacitance simulation in accuracy.例文帳に追加

ＭＯＳＦＥＴがオフとなるゲート電圧範囲でオーバーラップ容量パラメータを抽出しておき、そのパラメータを使ってオーバーラップ容量特性をシミュレーションし、ＭＯＳＦＥＴがオン時のオーバーラップ容量値からオーバーラップ長を導出することで、オーバーラップ容量とオーバーラップ長の相関性を取り、ゲート容量シミュレーション精度を向上させる。 - 特許庁

The inspection device includes a pulse generation part for impressing the gate wires 1 with a voltage, a capacitance detector 50 for detecting the inter-wire capacitance between the gate wires 2 and the COM wires 3, and capacitance connected between the COM wires 3 and the capacitance detector 50.例文帳に追加

ゲート配線１に電圧を印加するパルス発生部と、ゲート配線２とＣＯＭ配線３との間の配線間容量を検出する容量検出器５０と、ＣＯＭ配線３と容量検出器５０との間に接続されたキャパシタンスを備える。 - 特許庁

When a semiconductor device is driven by applying voltage to the gate of the IGBT device 10 from a driver, a gate resistor R1 is added to the gate and capacitance C1 is added between the gate and an emitter, and further, a damping resistor Rd is added between the gate resistor R1 and capacitance C1.例文帳に追加

ドライバからＩＧＢＴ素子１０のゲートにゲート電圧を印加して駆動する構成において、ゲートにゲート抵抗Ｒ１を付加するとともにゲート・エミッタ間に容量Ｃ１を付加し、さらにゲート抵抗Ｒ１と容量Ｃ１との間にダンピング抵抗Ｒｄを付加する。 - 特許庁

To reduce parasitic capacitance between a floating gate and a substrate without reducing the production yield.例文帳に追加

歩留まりを下げることなく、フローティングゲートと基板との間の寄生容量を減少させる。 - 特許庁

Consequently, it is possible to calculate the gate to drain capacitance of the MOS transistor.例文帳に追加

したがって、ＭＯＳトランジスタのゲート・ドレイン間容量を高精度に算出することができる。 - 特許庁

The gate insulating film 4 and the capacitance insulating film 5 are formed from the same material and have the same thickness.例文帳に追加

ゲート絶縁膜４と容量絶縁膜５とは材料及び膜厚が同一である。 - 特許庁

The uniform thickness gate spacer may include a conductor layer for enhanced capacitance.例文帳に追加

容量の増大のために、均一な厚さのゲート・スペーサは、導体層を含むことができる。 - 特許庁

The auxiliary capacitance part has the auxiliary capacitance electrode, a second gate insulating film which is formed on the auxiliary capacitance electrode and whose thickness is set to be thinner than that of a first gate insulating film, and a drain electrode 37 formed on the second gate insulating film.例文帳に追加

そして、補助容量部は、補助容量電極と、補助容量電極上に形成され且つ第１のゲート絶縁膜より厚さが薄く設定された第２のゲート絶縁膜と、当該第２のゲート絶縁膜上に形成されたドレイン電極３７とを有する。 - 特許庁

To reduce influence exerted by a parasitic capacitance generating between a gate electrode and a drain electrode.例文帳に追加

ゲート電極とドレイン電極の間に生じる寄生容量による影響を減らす。 - 特許庁

In each capacitance-element forming region 5 at the power supply, MISFET elements 7 are so formed as to use as each capacitance element at the power supply, a gate-capacitance element comprising a gate electrode 9, a gate insulating film 12, and a semiconductor substrate 17 of each MISFET element 7.例文帳に追加

当該電源間容量素子形成領域５に、ＭＩＳＦＥＴ素子７を形成し、当該ＭＩＳＦＥＴ素子７のゲート電極９、ゲート絶縁膜１２及び半導体基板１７で構成されるゲート容量素子を電源間容量素子として用いる。 - 特許庁