「n channel」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

The N channel MOS transistor connects an output terminal of an output circuit with a reference terminal.例文帳に追加

ＮチャネルＭＯＳトランジスタは、出力回路の出力端子と基準端子との間を接続する。 - 特許庁

The n^- layer 6 directly contacts the p^- layer 7 and directly contacts the channel stopper region 14.例文帳に追加

ｎ^-層６は、ｐ^-層７と直接接触し、チャネルストッパ領域１４と直接接触する。 - 特許庁

To provide an overvoltage protection circuit utilizing an N-channel MOSFET as a switch transistor.例文帳に追加

スイッチトランジスタとしてＮチャンネルＭＯＳＦＥＴを利用した過電圧保護回路を提供する。 - 特許庁

A second n-channel transistor n2 converts the second voltage signal V2 to a second current signal I2.例文帳に追加

第２のｎチャネルトランジスタｎ２は第２電圧信号Ｖ２を第２電流信号Ｉ２に変換する。 - 特許庁

A gate charging current IC flows to the N channel transistor M3 and a gate voltage VG is increased.例文帳に追加

ＮチャネルトランジスタＭ３には、ゲート充電電流ＩＣが流れゲート電圧ＶＧが上昇する。 - 特許庁

The resistor R1 is connected between the N channel MOS transistors NM1 to NMn and the terminal 5.例文帳に追加

抵抗Ｒ１は、ＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭｎと端子５との間に接続される。 - 特許庁

The formation of a parasitic thin film transistor in the side channel 16 of the n-type thin film transistor 4 can be prevented.例文帳に追加

ｎ型薄膜トランジスタ４のサイドチャネル部16での寄生薄膜トランジスタの形成を防止できる。 - 特許庁

The source of the n-channel MOS transistor 122 is connected to a first block decode line BD1.例文帳に追加

ｎチャネルＭＯＳトランジスタ１２２のソースは、第１ブロックデコード配線ＢＤ１に接続されている。 - 特許庁

The transistor TR12 is of an n-channel type and is formed on the surface of the p-type semiconductor substrate 50.例文帳に追加

ＴＲ１２はＮチャネル型であり、Ｐ型半導体基板５０の表面に形成される。 - 特許庁

The data are bundled for every two pieces of data in the channel direction and the row direction for improving the S/N of the data.例文帳に追加

データのＳ／Ｎ改善のためにチャネル方向，列方向に２つずつデータを束ねる。 - 特許庁

To provide a method for screening a substance exhibiting pharmacologic action by acting on N-type calcium channel.例文帳に追加

Ｎ型カルシウムチャネルに作用して薬理作用を示す物質のスクリーニング方法を提供する。 - 特許庁

A gate electrode 9a is formed on the gate insulating film 5 of the n-channel MISFET Q_1.例文帳に追加

ｎチャネル型ＭＩＳＦＥＴＱ_1のゲート絶縁膜５上にゲート電極９ａを形成する。 - 特許庁

An n-type silicon carbide source layer 5 is formed on the p-type silicon carbide channel layer 4.例文帳に追加

そして、ｎ型炭化珪素ソース層５は、ｐ型炭化珪素チャネル層４上に形成される。 - 特許庁

A channel layer (n-GaN) 12 and an electron supply layer (AlGaN) 11 are formed thereon.例文帳に追加

それらの上には、チャネル層（ｎ−ＧａＮ）１２、電子供与層（ＡｌＧａＮ）１１が形成されている。 - 特許庁

An encoding/decoding unit 23 (0-N) processes encoding/decoding voice data corresponding to a channel.例文帳に追加

符号化／復号化ユニット２３（０〜Ｎ）は、チャネル対応に音声データを符号化／復号化処理する。 - 特許庁

An n-type channel layer 8 is formed to cover the entire area of a wall surface 7 of the trench 6.例文帳に追加

トレンチ６の壁面７の全域を覆うように、ｎ型チャネル層８が形成されている。 - 特許庁

A fourth n-channel MOSFET (Mn4) has a source terminal and a back gate terminal connected to each other.例文帳に追加

第４ｎチャネルＭＯＳＦＥＴ（Ｍｎ４）は、ソース端子とバーグゲート端子間が接続されている。 - 特許庁

By doing this, the sidewall of the long side of the trench 4 for N-channel is made to be (100) plane and the sidewall of the long side of the trench 4 for P-channel is made to be (110) plane, and electrons as current carriers for N-channel and holes as current carriers of P-channel each have high mobility.例文帳に追加

これによりＮチャネル側のトレンチ４の長辺側の側壁を（１００）面とし、Ｐチャネル側のトレンチ４の長辺側の側壁を（１１０）面として、Ｎチャネル側の電流担体である電子及びＰチャネル側の電流担体である正孔の移動度を高くする。 - 特許庁

In the device, a plurality of p-channel MISFETs Qp1 for logic, a plurality of n-channel MISFETs Qn1 for logic, a plurality of p-channel MISFETs Qp2 for memory, and a plurality of n-channel MISFETs Qn2 for memory are mixedly mounted on a semiconductor substrate 1.例文帳に追加

半導体基板１上に複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１と、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１と、複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２と、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２とが混載されている。 - 特許庁

The device structure is such that an n-channel MISFET region and a p-channel MISFET region are formed, the n-channel MISFET has a first metal silicide film 115 for its gate electrode, and the p-channel MISFET has a second metal silicide film 119 for its gate electrode.例文帳に追加

ＮチャネルＭＩＳＦＥＴ領域とＰチャネルＭＩＳＦＥＴ領域とを形成し、ＮチャネルＭＩＳＦＥＴのゲート電極として第１の金属シリサイド膜１１５を、ＰチャネルＭＩＳＦＥＴのゲート電極として第２の金属シリサイド膜１１９をもつ構造とする。 - 特許庁

In this differential tri-state generation method, the same current is respectively energized from a current source 2 to a P channel MOSFET P3, an N channel MOSFFT N3, the P channel MOSFET P4 and the N channel MOSFET N4 and high impedance is generated between output terminals OUTA and OUTB.例文帳に追加

電流源２からＰチャンネルＭＯＳＦＥＴ Ｐ３及びＮチャンネルＭＯＳＦＥＴ Ｎ３と、ＰチャンネルＭＯＳＦＥＴ Ｐ４及びＮチャンネルＭＯＳＦＥＴ Ｎ４とにそれぞれ同一の電流を通電して出力端ＯＵＴＡ、ＯＵＴＢ間に高インピーダンスを発生する。 - 特許庁

The vertical junction field effect transistor 1a includes an n+-type drain semiconductor part 2, an n-type drift semiconductor part 3, a p+-type gate semiconductor part 4, an n-type channel semiconductor part 5, and an n+-type source semiconductor part 7.例文帳に追加

本発明に係る縦型ＪＦＥＴ１ａは、ｎ^＋型ドレイン半導体部２と、ｎ型ドリフト半導体部３と、ｐ^＋型ゲート半導体部４と、ｎ型チャネル半導体部５と、ｎ^＋型ソース半導体部７とを備える。 - 特許庁

A pair of p^+-type contact layers 4 is provided on the channel layer 3 at both the sides of a p-type channel region 3a, and an n^+-type contact layer 4 is provided at a lower side of the channel layer 3.例文帳に追加

ｐ型のチャネル領域３ａの両側のチャネル層３上に一対のｐ^+型コンタクト層４が設けられ、チャネル層３の下側にｎ^+型コンタクト層４が設けられている。 - 特許庁

A down-mix processing unit 67 down-mixes the N-channel sound data outputted from the mixing unit 63 to 2-channel sound data and outputs the down-mixed 2-channel sound data.例文帳に追加

ダウンミックス部６７は、ミキシング部６３から出力されたＮチャンネルの音声データを２チャンネルの音声データにダウンミックスして、ダウンミックスした２チャンネルの音声データを出力する。 - 特許庁

To improve the yield of manufacturing by suppressing variations in a threshold voltage of a P-channel MOSFET in a semiconductor device comprising an N-channel MOSFET and the P-channel MOSFET.例文帳に追加

ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを備える半導体装置において、ＰチャネルＭＯＳＦＥＴの閾値電圧のばらつきを抑制し、製造歩留まりを上げる。 - 特許庁

The transmission power calculation part 5 calculates the transmission power of the time slot N to be reduced in the channel when the channel is decided to exist by the channel decision part 4.例文帳に追加

送信電力算出部５は、チャネル判定部４によりチャネルが存在すると判定された場合、当該チャネルにおいて、減少すべきタイムスロットＮの送信電力を算出する。 - 特許庁

After a trench 7 reaching the N^--type drift layer 2 through the N^+-type layer 5 and the P^+-type layer 3 is formed, an N^--type channel layer 8 is formed on the internal surface of the trench 7 using an epitaxial growth.例文帳に追加

そして、Ｎ^+型層５およびＰ^+型層３を貫通してＮー型ドリフト層２に達するトレンチ７を形成し、トレンチ７の内壁面にＮ^-型チャネル層８をエピタキシャル成長させる。 - 特許庁

An n+ substrate 12, an(n)drift region 14, a p-channel region 16, an n+ source region 17, a trench gate 18, a source electrode 22 are formed on a drain electrode 10 in order.例文帳に追加

ドレイン電極１０上に、順次ｎ＋基板１２、ｎドリフト領域１４、ｐ−チャネル領域１６、ｎ＋ソース領域１７、トレンチゲート１８、及びソース電極２２を形成する。 - 特許庁

An undoped GaN layer 2, an n-type AlGaN drain layer 3, an n-type GaN layer 4, a p-type GaN channel layer 5, and an n-type GaN source layer 6 are formed on a sapphire substrate 1.例文帳に追加

サファイア基板１上にアンドープＧａＮ層２、ｎ型ＡｌＧａＮドレイン層３、ｎ型ＧａＮ層４、ｐ型ＧａＮチャネル層５、ｎ型ＧａＮソース層６が形成されている。 - 特許庁

An n-type hole barrier layer NHB in concentration higher than impurity concentration of n^--type base layer NB is provided between the n^--type base layer NB and a p-type channel forming layer PCH.例文帳に追加

そして、ｎ^−型ベース層ＮＢとｐ型チャネル形成層ＰＣＨの間に、ｎ^−型ベース層ＮＢの不純物濃度よりも高濃度のｎ型ホールバリア層ＮＨＢを設ける。 - 特許庁

A semiconductor substrate in which an n-AlGaAs layer and an n-GaAs layer are laminated on an n+GaAs layer constituting a channel area and whose main surface has a (100) plane, is prepared.例文帳に追加

チャネル領域を構成するｎ＋ＧａＡｓ層上に、ｎ−ＡｌＧａＡｓ層及びｎ−ＧａＡｓ層が積層された、主表面が（１００）面の半導体基板を用意する。 - 特許庁

A part of the silicon layer subjected to tensile strain forms a channel region 13, which makes an N-channel for electron transit.例文帳に追加

引っ張り歪みを受けたシリコン層の一部がチャネル領域１３となっており、このチャネル領域１３は電子が走行するｎチャネルとなっている。 - 特許庁

The data transmission manager 30 has a 0- channel registration area 40,..., an N-channel registration area 4N in cross- reference with channels for isochronous transfer.例文帳に追加

データ伝送マネージャ３０は、アイソクロナス転送のチャンネルに対応付けて０チャンネル用登録エリア４０，・・・Ｎチャンネル用登録エリア４Ｎをもつ。 - 特許庁

A channel region is formed in the surface layer of an N-type silicon substrate 1, and a source area is formed in the surface layer of the channel region.例文帳に追加

Ｎ型シリコン基板１の表層部にチャネル領域が形成されるとともに、チャネル領域の表層部にソース領域が形成されている。 - 特許庁

To provide a complementary semiconductor device reducing a threshold voltage of a p-channel MOSFET without impairing characteristics of an n-channel MOSFET.例文帳に追加

ｎチャネル型ＭＯＳＦＥＴの特性を劣化させることなく、ｐチャネル型ＭＯＳＦＥＴの閾値電圧を低減した相補型半導体装置する。 - 特許庁

From the crystalline silicon film, a complementary TFT comprising a P-channel TFT and N-channel type TFT comprising an LDD region is manufactured.例文帳に追加

結晶性珪素膜からＰチャネル型ＴＦＴとＬＤＤ領域を有するＮチャネル型ＴＦＴからなる相補型ＴＦＴを作製する。 - 特許庁

A voltage-generating circuit is composed of a capacitor CP1, an n-channel MOS transistor NT1, a P-channel MOS transistor PT1,, etc.例文帳に追加

電圧発生回路は、キャパシタＣＰ１、ｎチャネルＭＯＳトランジスタＮＴ１、及びｐチャネルＭＯＳトランジスタＰＴ１等を備えて構成される。 - 特許庁

An n-type channel FET region 2 and a p-type channel FET region 3 are provided side by side on a substrate 10 made of a compound semiconductor.例文帳に追加

化合物半導体からなる基板１０上に、ｎ型チャネルＦＥＴ領域２とｐ型チャネルＦＥＴ領域３とが併設されている。 - 特許庁

Size and shape of the structure are set so as to balance carrier mobilities between the p-channel MOS transistor and the n-channel MOS transistor.例文帳に追加

その際、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのキャリア移動度が平衡するように、前記構造の寸法・形状を設定する。 - 特許庁

A p-channel MOS transistor and an n-channel MOS transistor thus fabricated are connected in parallel to constitute the switch of the switched capacitor circuit.例文帳に追加

上記のように製造したｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを並列に接続して、スイッチトキャパシタ回路のスイッチを構成する。 - 特許庁

The vertical MISFETs (SV_1, SV_2) of p-channel types are formed above the drive MISFETs (DR_1, DR_2) of n-channel types.例文帳に追加

ｐチャネル型の縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）は、ｎチャネル型の駆動ＭＩＳＦＥＴ（ＤＲ_１、ＤＲ_２）の上方に形成されている。 - 特許庁

The decoder driver unit 12-1 consists of a P channel MOS transistor P1, an N channel MOS transistor N1 and a NAND circuit ND1.例文帳に追加

デコーダ・ドライバユニット１２−１は、ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１及びＮＡＮＤ回路ＮＤ１から構成される。 - 特許庁

The inorganic n-channel TFT has an amorphous Si active layer, and the organic p-channel TFT has an α-hexathienylene (α-6T) active layer.例文帳に追加

ｎ−チャネル無機ＴＦＴはアモルファスＳｉ活性層を有し、ｐ−チャネル有機ＴＦＴはα−ヘキサチエニレン（α−６Ｔ）活性層を有する。 - 特許庁

The gate of the power switching element 11 of a voltage driven type is connected to a junction point between sources of a n-channel FET13 and a p-channel FET14.例文帳に追加

電圧駆動型パワースイッチング素子１１のゲートは、ｎチャネルＦＥＴ１３とｐチャネルＦＥＴ１４のソースの接続点に接続されている。 - 特許庁

In the mixer circuit, for a first transistor M1 of N channel and a second transistor M2 of P channel, first terminals are connected with each other and second terminals are connected with each other.例文帳に追加

Ｎチャンネルの第１トランジスタＭ１と、Ｐチャンネルの第２トランジスタＭ２は、第１端子同士、第２端子同士が互いに接続される。 - 特許庁