「nch」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The protection circuit section 4 is provided between the output buffer circuit 3 and the output terminal PADO, and comprises: resistors R1 to R4; a Pch MOS transistor PP1 the gate and the source of which are connected via a resistor R1; and a Nch MOS transistor PN1 the gate and the source of which are connected via a resistor R3.例文帳に追加

保護回路部４は、出力バッファ回路３と出力端子ＰＡＤＯの間に設けられ、抵抗Ｒ１乃至Ｒ４、抵抗Ｒ１によりゲートとソースが接続されたＰｃｈ ＭＯＳトランジスタＰＰ１、及び抵抗Ｒ３によりゲートとソースが接続されたＮｃｈ ＭＯＳトランジスタＰＮ１から構成されている。 - 特許庁

In a delay circuit 52 constituted by series connection of inverters 521-1 to 521-n, optional delay time is set even if the number of stages n of the inverters is not changed by differentiating size ratio WN/WP of an Nch transistor and a Pch transistor constituting the inverters 521 at stages before and after the inverters 521-1 to 521-n and optionally setting the size ratio WN/WP.例文帳に追加

インバータ５２１−１〜５２１−ｎが直列接続されてなる遅延回路５２において、インバータ５２１を構成するＮｃｈトランジスタとＰｃｈトランジスタのサイズ比ＷＮ／ＷＰを、インバータ５２１−１〜５２１−ｎの前後の段で異ならせ、当該サイズ比ＷＮ／ＷＰを任意に設定することにより、インバータの段数ｎを変えなくても、任意の遅延時間を設定可能にする。 - 特許庁

The separation circuit 6 is disposed between the PMOS sense circuit 1 and the NMOS sense circuit 2, includes the Nch MOS transistors NT 1 and NT 2, and performs connection/separation between the bit line BL and the local bit line LBL and between the bit line/BL and the local bit line/LBL based on a control signal Φt.例文帳に追加

切り離し回路６は、ＰＭＯＳセンス回路１とＮＭＯＳセンス回路２の間に設けられ、Ｎｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２を有し、制御信号Φｔに基づいて、ビット線ＢＬとローカルビット線ＬＢＬの間、及びビット線／ＢＬとローカルビット線／ＬＢＬの間の接続或いは分離を行う。 - 特許庁

The slew rate control section compares a voltage drop by the external termination resistor with a reference voltage, discriminates whether a slew rate code is to be incremented or decremented, according to the result of comparison and automatically generates the slew rate code to select a size of an N-channel transistor(TR) 114 for controlling a current source current.例文帳に追加

スルーレート・コントロール部は、外部終端抵抗による電圧降下分を基準電圧と比較し、前記比較結果によって、スルーレート・コードをインクリメント、又はデクリメントするか判断し、電流源電流を制御するNchトランジスタ１１４のサイズを選択するためのスルーレート・コードを自動作成する。 - 特許庁

In a semiconductor device wherein a Q output terminal part of an RS flip flop circuit and an input terminal part of a NOR circuit consisting of a Pch MOS transistor and an Nch MOS transistor are connected, a flip flip is provided which has a circuit for stopping the output terminal part from having an H output when turning on the circuit power source Vcc.例文帳に追加

ＲＳフリップフロップ回路のＱ出力端子部と、ＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタとで構成されるＮＯＴ回路の入力端子部とを接続した半導体装置において、回路電源Ｖｃｃ投入時に前記出力端子部がＨ出力となるのを阻止する回路を備えたことを特徴とするフリップフロップを提供する。 - 特許庁

In this case, when a voltage V_ESD based on electrostatic discharge is applied to the input terminal In, a discharge current Id not absorbed by the electrostatic discharge protection element 10a flows to the ground terminal GND via the electrostatic discharge protection element 20 and parasitic resistors (Rex2, Rch and Rex1) between the drain and the source of the Nch transistor N1 which has been turned on.例文帳に追加

ここで、入力端子Ｉｎに静電気放電による電圧Ｖ_ＥＳＤが印加された場合、静電気保護素子１０ａによって吸収できない放電電流Ｉｄが静電気保護素子２０およびオンとなったＮｃｈトランジスタＮ１のドレイン・ソース間の寄生抵抗（Ｒｅｘ２、Ｒｃｈ、Ｒｅｘ１）を介して接地端子ＧＮＤに流れる。 - 特許庁

A nchFET conduction prediction part 30A, which detects that the high side nch transistor FET1 is conducted, adds an offset to a triangular wave oscillator output signal DO so that an error amp output signal EA and the triangular wave oscillator output signal DO will intersect earlier than a time at which they intersect.例文帳に追加

ハイサイドｎｃｈトランジスタＦＥＴ１が導通することを検知するハイサイド側ｎｃｈＦＥＴ導通予測部３０Ａは、エラーアンプ出力信号ＥＡおよび三角波発振器出力信号ＤＯが交差するタイミングよりも早いタイミングで交差するように、三角波発振器出力信号ＤＯにオフセットを付与する。 - 特許庁

The buffer circuit comprises a first flip flop for synchronously outputting an impedance code to a Pch driver circuit in a pre-driver circuit with externally fed data signals, and a second flip flop for outputting an impedance code to an Nch driver circuit, in the pre-driver circuit synchronously with externally fed data signals.例文帳に追加

外部から供給されるデータ信号に同期してインピーダンスコードをプリドライバ回路のＰｃｈ駆動回路へ出力する第１のフリップフロップと、外部から供給されるデータ信号の同期してインピーダンスコードをプリドライバ回路のＮｃｈ駆動回路へ出力する第２のフリップフロップとを有する構成とする。 - 特許庁

The Pch insulation gate type field effect transistor PT1 is provided between a high-potential side power supply VDD, and the Nch insulation gate type field effect transistor NT1, is turned on, when the test enable signal Test Enable has been disabled and sets an SO port to a "High" level.例文帳に追加

Ｐｃｈ絶縁ゲート型電界効果トランジスタＰＴ１は高電位側電源ＶＤＤとＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１の出力側の間に設けられ、テストイネーブル信号Ｔｅｓｔ Ｅｎａｂｌｅがディセーブル状態のときにオンし、ＳＯポートを“Ｈｉｇｈ”レベルに設定する。 - 特許庁

A data electrode driving circuit includes a forcibly resetting Pch transistor 10 which applies a voltage capable of rewriting display contents on a cholesteric liquid crystal panel to the data electrode of the cholesteric liquid crystal panel, separately from a transistor 9 for normal operation, and furthermore, a forcibly resetting Nch transistor for applying a ground to a scan electrode is provided.例文帳に追加

通常作動用トランジスタ９とは別に、コレステリック液晶パネルの表示内容を書き換え可能な電圧を、コレステリック液晶パネルのデータ電極に印可する強制リセット用Ｐchトランジスタ１０をデータ電極駆動回路に設け、また、グラウンドを走査電極に印加する強制リセット用Ｎchトランジスタを設けた。 - 特許庁

A fan motor is controlled via a switching circuit (S120-S150, and S190) so as to lessen a demand duty ratio D as far as auxiliary battery voltage Vb is high upon starting control of the cooling fan until the number Nfm of rotation of the fan motor reaches the number Nch of rotation for control switching from starting of a cooling fan control routine (S110).例文帳に追加

冷却ファン制御ルーチンの開始からファンモータの回転数Ｎｆｍが制御切換回転数Ｎｃｈに至るまで（Ｓ１１０）、冷却ファンの制御開始時の補機バッテリ電圧Ｖｂが高いほど指令デューティ比Ｄが小さくなるようにスイッチング回路を介してファンモータを制御する（Ｓ１２０〜Ｓ１５０，Ｓ１９０）。 - 特許庁

As for the reference voltages separated by the selector circuit 39, one of the reference voltage is selected from the high voltage side reference voltages by a Pch-arranged converter part of a D-A converter circuit 37 and outputted as a gradation display voltage, and one of the reference voltage is selected from the low voltage side reference voltages by a Nch-arranged converter part and outputted as a gradation display voltage.例文帳に追加

セレクタ回路３９によって分離された基準電圧は、高電圧側の基準電圧がＤＡ変換回路３７のＰｃｈ構成の変換部によって一つの基準電圧が選択されて階調表示用電圧として出力され、低電圧側の基準電圧がＮｃｈ構成の変換部によって一つの基準電圧が選択されて階調表示用電圧として出力される。 - 特許庁

The power amplifying stage is constituted of high side and low side Nch power amplification transistors 7, 8 with common substrate potential and power supply voltage VDDG of an inverter 5 which controls gate voltage of the high side power amplification transistor 7 is set as voltage higher than power supply voltage VDDout of the power amplification transistor 7 by more than threshold voltage in consideration of a substrate bias effect of the power amplification transistor 7.例文帳に追加

電力増幅段を共通の基板電位のハイサイドおよびローサイドのＮｃｈの電力増幅トランジスタ７，８で構成し、ハイサイドの電力増幅トランジスタ７のゲート電圧を制御するインバータ５の電源電圧ＶＤＤＧを、その電力増幅トランジスタ７の電源電圧ＶＤＤoutよりも、その電力増幅トランジスタ７の基板バイアス効果を加味したしきい値電圧以上だけ高い電圧に設定する。 - 特許庁