「nch」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

VBTSEL is inputted to a Nch gate and a Pch gate of a transfer gate 7, a higher potential is connected always to the power source terminal 10 of the VBB generating circuit 3.例文帳に追加

トランスファーゲート７のＮｃｈゲート、Ｐｃｈゲートには、ＶＢＴＳＥＬが入力し、高い方の電位が常にＶＢＢ発生回路３の電源端子１０に接続される。 - 特許庁

Then, when the direction of the current flowing to the inductor 201 is an output direction of the smoothing circuit 20 in the state that operation stop signals are inputted, the control part 30 stops the control of the ON/OFF of the Nch type MOSFET 101.例文帳に追加

そして、制御部３０は、動作停止信号が入力された状態で、インダクタ２０１に流れる電流の向きが平滑回路２０の出力方向である場合、Ｎｃｈ型ＭＯＳＦＥＴ１０１のオンオフの制御を停止する - 特許庁

Thus, the depletion Nch MOS transistor DN1 shifts a phase cross point of the amplifier circuit 1 toward high frequencies so as to part pole frequencies of the differential input stage 2 and the output stage 3 from each other.例文帳に追加

このため、デプレッション型ＮｃｈＭＯＳトランジスタＤＮ１は増幅回路１の位相交点を高周波側にシフトさせ、差動入力段２及び出力段３の極周波数を離すことができる。 - 特許庁

The basic buffer circuit 14 contains a P well 21, an N well 22, an Nch transistor MN1 fitted in the P well 21 and a Pch transistor MP1 fitted in the N well 22.例文帳に追加

基本バッファ回路１４は、Ｐウェル２１と、Ｎウェル２２と、Ｐウェル２１の中に設けられたＮｃｈトランジスタＭＮ１と、Ｎウェル２２の中に設けられたＰｃｈトランジスタＭＰ１と、を含む。 - 特許庁

A PWM signal is switched to a CLK signal (period 2T) in the burn-in test, and a Pch transistor 31 and an Nch transistor 32 are turned on by a period T/2 in every of the period 2T, with a time difference of a period T in each thereof.例文帳に追加

バーンイン試験時には、ＰＷＭ信号をＣＬＫ信号（周期２Ｔ）に切り替え、Ｐｃｈトランジスタ３１とＮｃｈトランジスタ３２の各々を周期Ｔの時間差を持たして、周期２Ｔごとに期間２／Ｔだけオンにする。 - 特許庁

An intermediate potential is used as an operation voltage via a source follower consisting of the non-doped n-channel transistors for drain load resistors R1-R4 of a first stage, thereby realizing low power supply voltage.例文帳に追加

初段のドレイン負荷抵抗R1〜R4に対して、ノン・ドープNchトランジスタからなるソース・フォロアを介した中間電位を動作電圧とすることにより低電源電圧化する。 - 特許庁

To enable stress control on a channel region of a transistor without causing a defect or the like in a miniaturization process or in a device having both an Nch transistor and a Pch transistor.例文帳に追加

微細化プロセスにおいても、また、Ｎｃｈトランジスタ及びＰｃｈトランジスタの両方を持つデバイスにおいても、欠陥等を発生させることなく、トランジスタのチャネル領域に対する応力制御を行うことを可能にする。 - 特許庁

Also, an Nch-MOS transistor MOS2 is turned off in the stand-by state, and the currents are made to flow through only the high resistance R1 so that the power consumption can be sharply reduced.例文帳に追加

また、スタンバイ時はＮｃｈ−ＭＯＳトランジスタＭＯＳ２がオフになり、高抵抗Ｒ１のみに電流が流れるので、消費電力を大幅に抑えることができる。 - 特許庁

A relay switch 18 is provided between a load L and a battery power source Vb, a Nch-MOSFET 16 is connected to a coil 19, and a control signal from a CPU 10 is inputted into its gate.例文帳に追加

負荷Ｌとバッテリ電源Ｖｂの間にリレースイッチ１８が設けられ、コイル１９にＮｃｈ−ＭＯＳＦＥＴ１６が接続され、そのゲートにＣＰＵ１０から制御信号が入力する。 - 特許庁

To provide a supply voltage step-down circuit using an Nch transistor as an output stage which can reduce effects of noise generated in a step-up circuit.例文帳に追加

昇圧回路にて生じたノイズの影響を低減できる、出力段としてＮｃｈトランジスタが用いられる電源電圧降圧回路を提供する。 - 特許庁

The minimum gate size of transistors prepared in logic Nch region 102 is smaller than the minimum gate size of a transistor prepared in the DRAM region 104.例文帳に追加

ロジックＮｃｈ領域１０２に設けられたトランジスタの最小ゲート寸法は、ＤＲＡＭ領域１０４に設けられたトランジスタの最小ゲート寸法よりも小さい。 - 特許庁

An N-channel transistor Nch-Tr is formed in the element forming area of the substrate 1 and a metal capacity is formed in the area of the film 4 which is intended to be used for the formation of the capacity.例文帳に追加

Ｎチャンネル型トランジスタ（Ｎｃｈ−Ｔｒ）は、Ｐ型シリコン基板１の素子形成領域に形成され、メタル容量は、フィールド酸化膜４の容量形成予定領域に形成される。 - 特許庁

An Nch MOS transistor at an input side of a current mirror 70 is functioned as a voltage operating point setting section to always stabilize a level of a pixel signal (a voltage of a horizontal signal line 20) around a GND level.例文帳に追加

カレントミラー７０の入力側のＮchＭＯＳトランジスタＱ７１を電圧動作点設定部として機能させ、画素信号線電位（水平信号線２０の電圧）をＧＮＤ付近で常に安定にする。 - 特許庁

The discharge current Id flowing to the parasitic resistor Rex1 rises the potential of a point B of the Nch transistor and the maximum value of a voltage V_stress between the gate insulating films decreases compared to the voltage V_ESD.例文帳に追加

寄生抵抗Ｒｅｘ１に放電電流Ｉｄが流れることで、ＮｃｈトランジスタのＢ点の電位が上昇し、ゲート絶縁膜間電圧Ｖ_ｓｔｒｅｓｓの最大値が電圧Ｖ_ＥＳＤに比べて減少する。 - 特許庁

A constant current source 3, a first current determining circuit 4, a second current determining circuit 5, and an Nch MOS transistor NT3 are provided to the current control circuit 1 of the oscillation circuit 30.例文帳に追加

発振回路３０の電流制御回路１には定電流源３、第１の電流決定回路４、第２の電流決定回路５、及びＮｃｈ ＭＯＳトランジスタＮＴ３が設けられる。 - 特許庁

The differential input stage 2 is a differential amplifying circuit comprising Pch MOS transistors EP1 and EP2 and Nch MOS transistors EN1 to EN3 forming differential pairs.例文帳に追加

差動入力段２は、ＰｃｈＭＯＳトランジスタＥＰ１、ＥＰ２、及び差動対をなすＮｃｈＭＯＳトランジスタＥＮ１乃至ＥＮ３から構成された差動増幅回路である。 - 特許庁

The voltage control section 20 prepares low current sources 5 to 7, Pch MOS transistors PMT 11 to 14, and Nch MOS transistors NMT 11 to 13.例文帳に追加

電圧制御部２０には、低電流源５乃至７、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１乃至１４、及びＮｃｈ ＭＯＳトランジスタＮＭＴ１１乃至１３が設けられる。 - 特許庁

The power-on reset circuit 1 is provided with a start time adjustment section 2, a comparison voltage generating section 3, a comparator 4, a constant current source 5, and an Nch MOS transistor NT5.例文帳に追加

パワーオンリセット回路１には、起動時間調整部２、比較電圧発生部３、コンパレータ４、定電流源５、及びＮｃｈ ＭＯＳトランジスタＮＴ５が設けられている。 - 特許庁

The buffer circuit 251 comprises a high-side Pch-MOS 252 operated by a logic circuit from the high-side selector circuit 255 and a low-side Nch-MOS 253 operated by a logic circuit from the low-side selector circuit 235.例文帳に追加

このバッファ回路２５１は、ハイサイドセレクタ回路２５５からのロジック信号で動作するハイサイド側のＰｃｈ−ＭＯＳ２５２と、ローサイドセレクタ回路２３５のロジック信号で動作するローサイド側のＮｃｈ−ＭＯＳ２５３とから構成される。 - 特許庁

The signal processing circuit 1 is provided with a two-input NOR circuit NOR 1, an inverter INV1, a Pch MOS transistor PT1 and an Nch MOS transistor NT1, and inputs a clock signal CLK and an enable signal ENb.例文帳に追加

信号処理部１には、２入力ＮＯＲ回路ＮＯＲ１、インバータＩＮＶ１、Ｐｃｈ ＭＯＳトランジスタＰＴ１、及びＮｃｈ ＭＯＳトランジスタＮＴ１が設けられ、クロック信号ＣＬＫ及びイネーブル信号ＥＮｂを入力する。 - 特許庁

The Nch insulation gate type field effect transistor NT1 is provided at the output side of the scan flip flop 10 and is turned off, when a test enable signal Test Enable has been disabled and does not output any output signals.例文帳に追加

Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１はスキャンフリップフロップ１０の出力側に設けられ、テストイネーブル信号Ｔｅｓｔ Ｅｎａｂｌｅがディセーブル状態のときにオフし、出力信号を出力しない。 - 特許庁

Even when the voltage of a power source 4 is dropped and an enhancement type Pch transistor 51 and an enhancement type Nch transistor 52 constituting the inverter 22 can not operate, the output 102 of this circuit can be set at an L level.例文帳に追加

電源４の電圧が低下してインバータ２２を構成するエンハンスメント型Ｐｃｈトランジスタ５１とエンハンスメント型Ｎｃｈトランジスタ５２が動作できなくなっても回路の出力１０２をＬレベルとすることができる。 - 特許庁

The Pch MOS transistor PP1 and the Nch MOS transistor PN1 have the drive capability assisting function, wherein the transistors are turned "ON" on the basis of the control signal from the control circuit section in the operation of the output buffer circuit 3 to drive the output, in addition to an electrostatic preventive function for the output buffer circuit 3.例文帳に追加

Ｐｃｈ ＭＯＳトランジスタＰＰ１及びＮｃｈ ＭＯＳトランジスタは、出力バッファ回路３の静電防止機能の他に、出力バッファ回路３の動作時に制御回路部の信号にもとづいて、“ＯＮ”して出力をドライブする駆動能力補助機能を有する。 - 特許庁

A Pch transistor 24 is inserted between a power supply line 20 and a signal line 14 and an Nch transistor 25 is inserted between a ground line 22 and the signal line 14, and the gate voltages of the transistors 24 and 25 are controlled by a changeover circuit 17.例文帳に追加

電源配線２０と信号配線１４との間にＰｃｈトランジスタ２４を設け、グランド配線２２と信号配線１４との間にＮｃｈトランジスタ２５を設け、各トランジスタ２４，２５のゲート電圧を切り替え回路１７により制御する。 - 特許庁

The first differential amplification section 11 is provided with Nch MOS transistors NT1 and NT2 forming a differential pair, and the second differential amplification section 12 is provided with a constant current source 14 and Pch MOS transistors PT1 and PT2 forming a differential pair.例文帳に追加

第１の差動増幅部１１には差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２が設けられ、第２の差動増幅部１２には差動対をなす定電流源１４とＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２が設けられる。 - 特許庁

The scan flip-flops 1a-1c having a scan output signal cut-off function have, a scan flip flop 10; an Nch insulation gate type field effect transistor NT1, and a Pch insulation gate type field effect transistor PT1.例文帳に追加

スキャン出力信号遮断機能付きスキャンフリップフロップ１ａ乃至１ｃには、スキャンフリップフロップ１０、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１、及びＰｃｈ絶縁ゲート型電界効果トランジスタＰＴ１が設けられる。 - 特許庁

A control signal circuit 2 controls Nch transistors 3C, 4B connected between a circuit system (an internal voltage drop circuit 3 and a boosting circuit 4) relating to refreshing and ground in an off-state by an internal chip select-signal CSI in an interval period of refresh-operation.例文帳に追加

制御信号回路２は、リフレッシュ動作のインターバル期間において内部チップセレクト信号ＣＳＩにより、リフレッシュに関与する回路系（内部降圧回路３およびブースト回路４）とグランドとの間に接続されたＮｃｈトランジスタ３Ｃ，４Ｂをオフ状態に制御する。 - 特許庁

The method for producing the fluorine-containing unsaturated compound comprises reacting a carboxylic acid metal salt represented by the formula: R[OCF_2COOM]_p with a halogenated unsaturated compound represented by the formula: X(CH_2)_nCH=CH_2.例文帳に追加

Ｒ［ＯＣＦ_２ＣＯＯＭ］_ｐで表されるカルボン酸金属塩とＸ（ＣＨ_２）_ｎＣＨ＝ＣＨ_２で表されるハロゲン化不飽和化合物とを反応させる前記含フッ素不飽和化合物の製造方法（ただし、ＲはＰ価有機基、ｎは１〜１１の整数、ｐは１〜４の整数、Ｍは金属原子、Ｘはハロゲン原子を示す。）。 - 特許庁

The CPU 207 sets the NCH to one of the broadcast receiving means 201 and 301 which is currently not receiving for display, and controls the TS switching means 302 to supply the output of the broadcast receiving means to the demultiplexer 202.例文帳に追加

ＣＰＵ２０７は、放送受信手段２０１，３０１の内、現在、表示用に受信中の放送受信手段でない方にＮＣＨを設定し、その放送受信手段の出力をデマルチプレクサ２０２に供給するようにＴＳ切替手段３０２を制御する。 - 特許庁

A semiconductor memory device 50 includes a PMOS sense circuit 1, an NMOS sense circuit 2, a precharge circuit 3, a dummy cell circuit 4, a column selection circuit 5, a separation circuit 6, a memory cell array MCA 1, a memory cell array MCA 2, and Nch MOS transistors NT 1 to 6.例文帳に追加

半導体記憶装置５０には、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ ＭＯＳトランジスタＮＴ１乃至６が設けられる。 - 特許庁

The gate voltage stabilizing circuit 2 suppresses a change in the gate voltage of the Nch MIS transistor NTT1 which is a step-down transistor when a state is changed from a standby state to an active state or from the active state to the standby state.例文帳に追加

ゲート電圧安定化回路２は、スタンバイ状態からアクティブ状態、或いはアクティブ状態からスタンバイ状態に変化するとき降圧トランジスタであるＮｃｈ ＭＩＳトランジスタＮＴＴ１のゲート電圧の変化を抑制する。 - 特許庁

An output buffer circuit 10 is constituted of a totem pole circuit obtained by cascade-connecting two Nch MOS transistors Q1, Q2, and a node (VOUT) of the two MOS transistors Q1, Q2 is connected to a data electrode C0 of a display cell.例文帳に追加

出力バッファ回路１０は、２つのＮｃｈＭＯＳトランジスタＱ１、Ｑ２を縦続接続したトーテムポール回路で構成され、２つのＭＯＳトランジスタの接続点（ＶＯＵＴ）を表示セルのデータ電極Ｃ０に接続する。 - 特許庁

A comparator Cmp1 has a differential amplification input stage composed of an Nch transistor, compares a potential difference between both ends of the element R3 with a potential difference between the connecting point of the elements R1 and R2 and the ground, and controls the PTrP1, when the former is larger, so as to limit the value of the load current.例文帳に追加

比較器Ｃｍｐ１は、差動増幅入力段がＮｃｈトランジスタで構成され、抵抗素子Ｒ３の両端間の電位差と、抵抗素子Ｒ１、Ｒ２の接続点と接地間の電位差とを比較し、前者が大きい場合に、負荷電流の値を制限するようにＰＴｒＰ１を制御する。 - 特許庁

Preferably, the organic film 60 is formed by coupling a non-conjugated system organic compound represented by a general formula: CF_3(CF_2)_m(CH_2)_nCH(CH_2SH)_2 (where, m denotes an integer 1-35 and n denotes an integer 2-33) to the surfaces of the source electrode 20a and the drain electrode 20b.例文帳に追加

有機膜６０は、好ましくは一般式：ＣＦ_３（ＣＦ_２）_ｍ（ＣＨ_２）_ｎＣＨ（ＣＨ_２ＳＨ）_２（ただし、ｍは１〜３５の整数を示し、ｎは２〜３３の整数を示す。）で表される非共役系有機化合物を、ソース電極２０ａおよびドレイン電極２０ｂの表面に結合させてなるものである。 - 特許庁

The output circuit has an overvoltage protection part connected between a bus line 42 and a power supply line 41, a Nch transistor N3 connected between the power supply line 41 and the overvoltage protection part and a control circuit 23 which controls on/off of the transistor N3 according to voltage of the bus line 42.例文帳に追加

出力回路は、バスライン４２と電源配線４１との間に接続される過電圧保護部と、電源配線４１と過電圧保護部との間に接続されるＮｃｈトランジスタＮ３と、バスライン４２の電圧に応じてトランジスタＮ３のオン・オフを制御する制御回路２３とを有する。 - 特許庁

When the control voltage Vcnt is higher than the reference voltage Vref1, an Nch MOS transistor NT8a of the first-stage amplifying section 1 is turned off by the control signal Scomp1 and the operation of the first-stage amplifying section 1 is completely stopped.例文帳に追加

制御電圧Ｖｃｎｔが基準電圧Ｖｒｅｆ１より電圧が高いとき、制御信号Ｓｃｏｍｐ１により１段目の増幅部１のＮｃｈ ＭＯＳトランジスタＮＴ８ａがオフし、１段目の増幅部１の動作が完全に停止する。 - 特許庁

The transistor cell array section 13 includes output transistors NT1 to NT31 which are disposed for the purposes of correspondence to gradations 5bit (32 gradations), are composed of Nch MOS transistors, and generate prescribed output currents in 31-pieces array form in parallel.例文帳に追加

トランジスタセルアレイ部１３には、諧調５ｂｉｔ（３２階調）対応用として設けられ、Ｎｃｈ ＭＯＳトランジスタから構成され、所定の出力電流を生成する出力トランジスタＮＴ１乃至ＮＴ３１が並列して３１個アレイ状に設けられている。 - 特許庁

The differential amplification circuit 15 is provided with a differential amplifier and a current mirror circuit (Nch MOS TRs M6 and M7 and Pch MOS TRs M8 and M9) which transmits the output of this differential amplifier, and this current mirror circuit has a diode D1 which gives an offset voltage to the differential amplifier correspondingly to the temperature change.例文帳に追加

差動増幅回路１５は、差動増幅器とこの差動増幅器の出力を伝達するカレントミラー回路とを備え、このカレントミラー回路が、温度変化に対応して差動増幅器にオフセット電圧を与えるダイオードＤ１を有している。 - 特許庁

The potential control circuit 2 comprises a clocked inverter CLIV1, an inverter INV2, an Nch MOS transistor NT5, and an NOR gate NOR1 and supplies a potential lower than the power supply voltage to a transistor constituting the I/O tolerant circuit 10.例文帳に追加

電位制御回路２は、クロックドインバータＣＬＩＶ１、インバータＩＮＶ２、Ｎｃｈ ＭＯＳトランジスタＮＴ５、及びＮＯＲゲートＮＯＲ１から構成され、入出力トレラント回路１０を構成するトランジスタに電源電圧よりも低い電位を供給する。 - 特許庁

When a test-enable signal TE is disabled, the Nch insulated gate type field effect transistor NT1 is turned off; the output of the buffer BUFF1 reaches high impedance; and the scan output signal shut-off means 3 statically shuts off a scan output signal SO.例文帳に追加

テストイネーブル信号ＴＥがディセーブル状態のとき、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１がオフしてバッファＢＵＦＦ１の出力がハイインピーダンス状態となり、スキャン出力信号遮断手段３がスキャン出力信号ＳＯをスタティックに遮断する。 - 特許庁

Each load control part 1 monitors the voltage (voltage at the operation point of the differential delay cell) in between the drain of the Pch MOS transistor PMT 12 and the drain of the Nch MOS transistor NMT 12 through the use of an ADC and a comparing part, and corrects the voltage of the operation point.例文帳に追加

負荷制御部１は、ＡＤＣ及び比較部を用いて、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２のドレインとＮｃｈ ＭＯＳトランジスタＮＭＴ１２のドレインの間の電圧（差動遅延セルの動作点の電圧）をモニターし、動作点の電圧を補正する。 - 特許庁

When a voltage detection circuit 9 and a user definition circuit 10 detect a failure, the transistor 7 is turned on and a switch 6c of the latch relay 6 is also turned on to turn off the Nch_FET 4 and to shut down voltage supply to a secondary main operation circuit 15.例文帳に追加

電圧検出回路９およびユーザ定義回路１０で異常を検知した場合に、トランジスタ７をオンし、併せて、ラッチリレー６のスイッチ６ｃをオンすることで、Ｎｃｈ＿ＦＥＴ４がオフし、２次側主要動作回路１５への電圧供給を遮断する。 - 特許庁

The high frequency switching circuit 30 is provided with Nch MOS transistors MT1 to 4, resistors R1 to 9, a common RF terminal PRFCOM, an RF terminal PRF1, an RF terminal PRF2, a control terminal PVCON1 and a control terminal PVCON 2.例文帳に追加

高周波スイッチ回路３０には、Ｎｃｈ ＭＯＳトランジスタＭＴ１乃至４、抵抗Ｒ１乃至９、共通ＲＦ端子ＰＲＦＣＯＭ、ＲＦ端子ＰＲＦ１、ＲＦ端子ＰＲＦ２、制御端子ＰＶＣＯＮ１、及び制御端子ＰＶＣＯＮ２が設けられる。 - 特許庁

A Pch transistor TP101 inserted between the set input terminal S and a high potential side power source and an Nch transistor TN101 inserted between a reset input terminal R and a low potential side power source are controlled by a set signal input terminal SETN.例文帳に追加

セット入力端子Ｓと高電位側電源との間に挿入したＰｃｈトランジスタＴＰ１０１とリセット入力端子Ｒと低電位側電源との間に挿入したＮｃｈトランジスタＴＮ１０１をセット信号入力端子ＳＥＴＮによって制御する。 - 特許庁

The current addition type high-resolution D-A converter includes transistors 31 to 37 constituting constant-current mirror circuits that a constant current mirror circuit 30 has; and Nch type transistors 61a and 61b to 68a and 68b constituting differential pair transistors at a switching section 60.例文帳に追加

定電流カレントミラー回路部３０に備えられた各定電流カレントミラー回路を構成する各トランジスタ３１〜３７、スイッチング部６０にて差動対トランジスタを構成する各トランジスタ６１ａ、６１ｂ〜６８ａ、６８ｂをＮｃｈ型のもので構成する。 - 特許庁