「nch」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

In the resistor R2 provided at a back gate side of the Nch MOS transistor MT1, the other end is connected to the common RF terminal PRFCOM side.例文帳に追加

Ｎｃｈ ＭＯＳトランジスタＭＴ１のバックゲート側に設けられる抵抗Ｒ２は、他端が共通ＲＦ端子ＰＲＦＣＯＭ側に接続される。 - 特許庁

In the resistor R6 provided at the back gate side of the Nch MOS transistor MT3, the other end is connected to the RF terminal PRF1 side.例文帳に追加

Ｎｃｈ ＭＯＳトランジスタＭＴ３のバックゲート側に設けられる抵抗Ｒ６は、他端がＲＦ端子ＰＲＦ１側に接続される。 - 特許庁

The crosslinked polyorganosiloxane polymer contains a polyorganosiloxane polymer crosslinked with a crosslinking agent having formula I (wherein, R_1 is methyl, ethyl, or the like; R_2 is H or (CH_2)_nCH=CH_2; and Z is 1-1,000).例文帳に追加

［Ｒ_１はメチル、エチル等を、Ｒ_２はＨまたは−（ＣＨ_２）ｎＣＨ＝ＣＨ_２を、Ｚは、１〜１０００を表わす］ - 特許庁

An optional number of the transistor resistors in the Nch transistor resistors MR1 to MR6 can be connected in the form of a series, parallel or serial-parallel combination between the Pch transistor MP1 and the Nch transistor MN1.例文帳に追加

Ｎｃｈトランジスタ抵抗ＭＲ１〜ＭＲ６のうち、任意の数のトランジスタ抵抗がＰｃｈトランジスタＭＰ１とＮｃｈトランジスタＭＮ１のドレイン間に直列、並列、あるいは直列並列組み合わせた形態で接続可能とされる。 - 特許庁

At least two pairs of voltage controlled oscillators each include an LC resonance circuit formed on a semiconductor substrate and including a three-terminal inductor or a two-terminal inductor and continuous variable capacitance and an amplifier including an Nch transistor or including an Nch transistor and a Pch transistor.例文帳に追加

半導体基板に形成された、３端子インダクタまたは２端子インダクタ、及び連続可変容量を有するＬＣ共振回路と、Ｎｃｈトランジスタ、またはＮｃｈトランジスタ及びPｃｈトランジスタを有する増幅器とを含む電圧制御発振器を少なくとも２組備える。 - 特許庁

As a result, the boost switching control is appropriately performed based on the number Nch of operating channels and the power supply voltage is more appropriately increased to the voltage V2 even when the number Nch of operating channels increases during the boost switching control.例文帳に追加

これにより、昇圧スイッチング制御中に動作チャネル数Ｎｃｈが増加したときでも動作チャネル数Ｎｃｈに基づいてより適正に昇圧スイッチング制御を実行して、より適正に電源電圧を電圧Ｖ２まで昇圧することができる。 - 特許庁

A rotation number Nch of a current Im of an electric motor is calculated from the current Im and a voltage Vm of the electric motor driving the air pump (step S25), and the rotation speed Nch is compared with a target rotation speed Nobj (step S26).例文帳に追加

エアーポンプを駆動する電気モータの電流Ｉｍおよび電圧Ｖｍから該電気モータの電流Ｉｍの回転数Ｎｃｈを算出し（ステップＳ２５）、この回転数Ｎｃｈを目標回転数Ｎｏｂｊと比較する（ステップＳ２６）。 - 特許庁

An electrostatic discharge protection circuit is provided with an input terminal In, a ground terminal GND, an Nch transistor N1 for connecting a gate and a source between the terminals, an electrostatic discharge protection element 10a for connecting the terminals, and an electrostatic discharge protection element 20 for connecting the drain and the gate of the Nch transistor N1.例文帳に追加

入力端子Ｉｎと、接地端子ＧＮＤと、これら端子間にゲートおよびソースを接続するＮｃｈトランジスタＮ１と、これら端子間を接続する静電気保護素子１０ａと、ＮｃｈトランジスタＮ１のドレインとゲート間を接続する静電気保護素子２０と、を備える。 - 特許庁

Even when a charge stored in a bootstrap capacitor for turning on the power supply side Nch MOSFET is insufficient to turn on the Nch MOSFET, the Pch MOSFET can be turned on to perform power amplification and enable the driving signal to be output.例文帳に追加

こうすれば、電源側のＮｃｈＭＯＳＦＥＴをＯＮにするためのブートストラップコンデンサーに蓄えられた電荷が不足してＮｃｈＭＯＳＦＥＴをＯＮにすることができない場合でも、ＰｃｈＭＯＳＦＥＴをＯＮにすることで電力増幅を行うことができ、駆動信号を出力することが可能となる。 - 特許庁

Differential delay cells DDC 1 to DDC 4, respectively include: load control parts 1; bias sources 2; Nch MOS transistors NMT 11; Nch MOS transistors NMT 12; Pch MOS transistor PMT 11; and a Pch MOS transistor PMT 12.例文帳に追加

差動遅延セルＤＤＣ１乃至ＤＤＣ４には、負荷制御部１、バイアス源２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１、及びＰｃｈ ＭＯＳトランジスタＰＭＴ１２がそれぞれ設けられる。 - 特許庁

A drain potential of the Pch transistor 31 is maintained at a power source potential VDD, during an ON period of the Pch transistor 31, and a drain potential of the Nch transistor 32 is maintained at a grounding potential GND, during an ON period of the Nch transistor 32.例文帳に追加

さらに、Ｐｃｈトランジスタ３１のオン期間中は、該Ｐｃｈトランジスタ３１のドレイン電位を電源電位ＶＤＤに維持し、Ｎｃｈトランジスタ３２のオン期間中は、該Ｎｃｈトランジスタ３２のドレイン電位を接地電位ＧＮＤに維持する。 - 特許庁

The DC-DC converter comprises a coupling capacitance between a power supply voltage VB and the source of a high side nch transistor FET1, and has a switch part connected between the source of a high side nch transistor FET2 and a ground potential.例文帳に追加

ＤＣ−ＤＣコンバータは、電源電圧ＶＢとハイサイドｎｃｈトランジスタＦＥＴ１のソースとの間にカップリング容量を備え、ハイサイドｎｃｈトランジスタＦＥＴ２のソースおよび接地電位の間にスイッチ部が接続される。 - 特許庁

Threshold voltages of the Nch MOS transistors NMT11, NMT21, NMT31, NMT41, NMT51 provided on the side of low potential side power source (ground potential) are set larger than those of the Nch MOS transistor NMT12, NMT22, NMT32, NMT42, and NMT51.例文帳に追加

低電位側電源（接地電位）Ｖｓｓ側に設けられるＮｃｈ ＭＯＳトランジスタＮＭＴ１１、ＮＭＴ２１、ＮＭＴ３１、ＮＭＴ４１、及びＮＭＴ５１の閾値電圧はＮｃｈ ＭＯＳトランジスタＮＭＴ１２、ＮＭＴ２２、ＮＭＴ３２、ＮＭＴ４２、及びＮＭＴ５１の閾値電圧よりも大きく設定される。 - 特許庁

The reference voltage generating circuit 10 has the Nch transistor HN1 connected in a source follower and a pair of Pch transistors HP1 and HP2 connected in series between a source and ground of the Nch transistor HN1.例文帳に追加

基準電圧発生回路１０は、ソースフォロワ接続されたＮｃｈトランジスタＨＮ１と、このＮｃｈトランジスタＨＮ１のソースとＧＮＤとの間に直列接続された一対のＰｃｈトランジスタＨＰ1およびＨＰ２とを有している。 - 特許庁

This level shift circuit 30 is provided with a bias power source 1, a clamping circuit 2, an inverter INV1, an Nch MOS transistor MN1, an Nch MOS transistor MN2, a Pch MOS transistor MP3, and a Pch MOS transistor MP3.例文帳に追加

レベルシフト回路３０には、バイアス電源１、クランプ回路２、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ３が設けられる。 - 特許庁

This voltage generating circuit 30 is provided with a differential amplifier circuit 1, Nch MIS transistors NT1-3, Nch MIS transistors NT11-13, and Pch MIS transistors PT11-13, resistances R_A1-R_A4, and resistances R_S1-R_S4.例文帳に追加

電圧発生回路３０には、差動増幅回路１、Ｎｃｈ ＭＩＳトランジスタＮＴ１乃至３、Ｎｃｈ ＭＩＳトランジスタＮＴ１１乃至１３、Ｐｃｈ ＭＩＳトランジスタＰＴ１１乃至１３、抵抗Ｒ_Ａ１乃至Ｒ_Ａ４、及び抵抗Ｒ_Ｓ１乃至Ｒ_Ｓ４が設けられる。 - 特許庁

The Schmidt trigger circuit 2 is provided with an inverter INV2, a Pch MOS transistor PT2, a Pch MOS transistor PT3, an Nch MOS transistor NT2 and an Nch MOS transistor NT3, and inputs the clock signal CLK and two signals outputted from the signal processing section 1 and outputs the noise-eliminated clock signal CLK from as an output signal Sout.例文帳に追加

シュミットトリガ回路２には、インバータＩＮＶ２、Ｐｃｈ ＭＯＳトランジスタＰＴ２、Ｐｃｈ ＭＯＳトランジスタＰＴ３、Ｎｃｈ ＭＯＳトランジスタＮＴ２、及びＮｃｈ ＭＯＳトランジスタＮＴ３が設けられ、クロック信号ＣＬＫ及び信号処理部１から出力される２つの信号を入力し、ノイズが除去されたクロック信号ＣＬＫを出力信号Ｓｏｕｔとして出力する。 - 特許庁

Voltage boosting circuits 13, 14 for boosting clock voltages PH3, Ph4 so that a voltage fed to auxiliary pump capacitors Cs1-Csn connected to each gate of main transfer Nch transistors T11-T1n is made to be higher than clock voltages PH1, PH2 fed to a main pump capacitor arranged according to the Nch transistors T11-T1n is provided.例文帳に追加

主転送用のＮｃｈトランジスタＴ１１〜ＮｃｈトランジスタＴ１ｎのゲートに接続されている補助ポンプ用のキャパシタＣｓ１〜Ｃｓｎに供給する電圧が、ＮｃｈトランジスタＴ１１〜ＮｃｈトランジスタＴ１ｎに対応して設けられた主ポンプ用のキャパシタに供給するクロック電圧ＰＨ１，ＰＨ２より高くなるように、クロック電圧ＰＨ３，ＰＨ４を昇圧する昇圧回路１３，１４を設ける。 - 特許庁

The electrostatic protection circuit has an output terminal Out, a ground terminal GND, an Nch transistor N1 having its drain and source connected between the output terminal Out and the ground terminal GND, an electrostatic protection element 10a connecting the output terminal Out and the ground terminal GND, and an electrostatic protection element 20 connecting the drain and the gate of the Nch transistor N1.例文帳に追加

出力端子Ｏｕｔと、接地端子ＧＮＤと、出力端子Ｏｕｔおよび接地端子ＧＮＤ間にドレインおよびソースを接続するＮｃｈトランジスタＮ１と、出力端子Ｏｕｔおよび接地端子ＧＮＤ間を接続する静電気保護素子１０ａと、ＮｃｈトランジスタＮ１のドレインとゲート間を接続する静電気保護素子２０と、を備える。 - 特許庁

The amplifier section 2 comprises: a Pch MOS transistor PT1; a Pch MOS transistor PT2; and Nch MOS transistors NT1 to NT3, and the replica amplifier section 3 comprises: a Pch MOS transistor PT11; a Pch MOS transistor PT12; and Nch MOS transistors NT11 to NT13, and has the same circuit configuration as that of the amplifier section 2.例文帳に追加

アンプ部２はＰｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ ＭＯＳトランジスタＰＴ２、及びＮｃｈ ＭＯＳトランジスタＮＴ１乃至３から構成され、レプリカアンプ部３はＰｃｈ ＭＯＳトランジスタＰＴ１１、Ｐｃｈ ＭＯＳトランジスタＰＴ１２、及びＮｃｈ ＭＯＳトランジスタＮＴ１１乃至１３から構成され、アンプ部２と同一回路構成を有する。 - 特許庁

For the second Nch type transistor 106 for the conduction, the drain terminal is connected to the input terminal of the second inverter 104 for the latch and the input signals are input to the source terminal.例文帳に追加

第２の導電用Ｎｃｈ型トランジスタ１０６はドレイン端子を第２のラッチ用インバータ１０４の入力端子に接続し、ソース端子に前記入力信号を入力する。 - 特許庁

To simultaneously form a power MOSFET (Nch or Pch MOSFET), a polycrystalline silicon diode, a polycrystalline silicon low resistor, and the resistor of polycrystalline silicon having a plurality of sheet resistors on the same substrate.例文帳に追加

パワーＭＯＳＦＥＴ（Ｎｃｈ又はＰｃｈＭＯＳＦＥＴ）、多結晶シリコンダイオード、多結晶シリコン低抵抗、複数のシート抵抗を持つ多結晶シリコンの抵抗を同時に同一基板上に形成する。 - 特許庁

On a second source-drain region 103 and a second gate electrode 107 of a second transistor 112 in the logic Nch region 102, a nickel silicide layer 105 is prepared.例文帳に追加

また、ロジックＮｃｈ領域１０２中の第二トランジスタ１１２の第二ソース・ドレイン領域１０３上および第二ゲート電極１０７上に、ニッケルシリサイド層１０５が設けられている。 - 特許庁

The phase-locked loop circuit can control the variable region of the resistance R, of a parallel circuit consisting of an Nch transistor 15 and resistors 23, 24 corresponding to setting resistances R2, R3 of the resistors 23, 24.例文帳に追加

抵抗器２３，２４の抵抗値Ｒ２，Ｒ３の設定に応じて、Ｎｃｈトランジスタ１５、抵抗器２３，２４からなる並列回路の抵抗値Ｒの可変領域を制限することができる。 - 特許庁

For the first Nch type transistor 105 for the conduction, a drain terminal is connected to the input terminal of the first inverter 103 for the latch and the inverted signals of the input signals are input to a source terminal.例文帳に追加

第１の導電用Ｎｃｈ型トランジスタ１０５はドレイン端子を第１のラッチ用インバータ１０３の入力端子に接続し、ソース端子に入力信号の反転信号を入力する。 - 特許庁

A voltage regulator 50 is a tri-level negative feedback amplifier, and has a phase compensation circuit 5 having D-type Nch MOS transistors DNT1 and DNT2.例文帳に追加

ボルテージレギュレータ５０は、３段構成の負帰還増幅器であり、Ｄ型Ｎｃｈ ＭＯＳトランジスタＤＮＴ１及びＤＮＴ２を有する位相補償回路５が設けられる。 - 特許庁

The Nch MIS transistor NT3 outputs an output voltage V_INT as an internal power source voltage reduced as a source follower type transistor drain.例文帳に追加

Ｎｃｈ ＭＩＳトランジスタＮＴ３は、ソースフォロア型トランジスタドレインとして降圧された内部電源電圧としての出力電圧Ｖ_ＩＮＴを出力する。 - 特許庁

The amplifier 1 having a bypassing function has an amplification circuit AMP1, an Nch MOS transistor NMT1 and a Pch MOS transistor PMT1.例文帳に追加

バイパス機能付き増幅部１には、増幅回路ＡＭＰ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、及びＰｃｈ ＭＯＳトランジスタＰＭＴ１が設けられる。 - 特許庁

In an EXOR circuit 108 to which the input signals and the delay signals of the input signals are input, ON/OFF of the first and the second Nch type transistors (105 and 106) for the conduction is controlled.例文帳に追加

入力信号と入力信号の遅延信号とが入力されたＥＸＯＲ回路１０８で第１と第２の導電用Ｎｃｈ型トランジスタ（１０５、１０６）のオンオフを制御する。 - 特許庁

A gettering layer 7 is formed surrounding the NchMOS 20 and PchMOS 10, surrounded by the 1st trench 5 together, and the Nch MOS 20 and gettering layer 7 are adjacent to each other, across the element-forming layer 3.例文帳に追加

ＮｃｈＭＯＳ２０と第１のトレンチ５により囲まれたＰｃｈＭＯＳ１０とを一括して囲むようにゲッタリング層７が形成されており、素子形成層３を介してＮｃｈＭＯＳ２０とゲッタリング層７とが隣接している。 - 特許庁

The absolute value of the threshold voltage of the Nch insulated gate type field effect transistor NT1 is higher than that of the threshold voltage of a transistor that constitutes the buffer BUFF1.例文帳に追加

Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１の閾値電圧の絶対値がバッファＢＵＦＦ１を構成するトランジスタの閾値電圧の絶対値よりも高い。 - 特許庁

As constituent materials for a first gate electrode 107 of an Nch transistor and for a second gate electrode 108 of a Pch transistor respectively, materials causing stresses of different magnitudes are used.例文帳に追加

Ｎｃｈトランジスタの第１のゲート電極１０７及びＰｃｈトランジスタの第２のゲート電極１０８のそれぞれの構成材料として、互いに応力の大きさが異なる材料を用いている。 - 特許庁

The semiconductor integrated circuit 1 is provided with a NAND gate unit 10 comprising a high speed operation 2-input NAND gate 2 and a control Nch MOS transistor NS1.例文帳に追加

半導体集積回路１には、高速動作用２入力ＮＡＮＤゲート２と制御用Ｎｃｈ ＭＯＳトランジスタＮＳ１から構成されるＮＡＮＤゲート部１０が設けられている。 - 特許庁

A latch circuit is constituted of first and second Nch type transistors (105 and 106) for conduction and first and second inverters (103 and 104) for latch whose input terminals and output terminals of each other are cross-connected.例文帳に追加

第１と第２の導電用Ｎｃｈ型トランジスタ（１０５、１０６）、互いの入力端子と出力端子とをたすき接続した第１と第２のラッチ用インバータ（１０３、１０４）でラッチ回路を構成する。 - 特許庁

The difference between a Pch charge pump drive signal width and an Nch charge pump drive signal width outputted by a phase comparator 4 is detected to perform feedback control, thereby controlling an EFM-PCK phase difference to an optimum position.例文帳に追加

位相比較器４から出力されるＰｃｈチャージポンプ駆動信号幅とＮｃｈチャージポンプ駆動信号幅との差を検出し、帰還制御することにより、ＥＦＭ−ＰＣＫ位相差を最適位置に制御する。 - 特許庁

Since an area at the lower part of the respective bonding pads is effectively utilized, the formation area of the Pch protective diode 14 and the Nch protective diode 15 can be increased and thus the electrostatic discharge resistance can be improved.例文帳に追加

各ボンディングパッドの下方の領域を有効に利用しているため、Ｐｃｈ保護ダイオード１４及びＮｃｈ保護ダイオード１５の形成面積を増大させることができるので、静電耐圧を向上させることができる。 - 特許庁

An offset detection circuit 50 is provided with current sources 1 to 3, a Pch MOS transistor PT1, a Pch MOS transistor PT2, Nch MOS transistors NT1 to NT4, and a resistor R1.例文帳に追加

オフセット検出回路５０には、電流源１乃至３、Ｐｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ ＭＯＳトランジスタＰＴ２、Ｎｃｈ ＭＯＳトランジスタＮＴ１乃至ＮＴ４、及び抵抗Ｒ１が設けられる。 - 特許庁

The scan output signal cut-off means 3 is provided between the scan cell 1a and the scan cell 1b, and a buffer BUFF1 and an Nch insulated gate type field effect transistor NT1 are provided.例文帳に追加

スキャン出力信号遮断手段３は、スキャンセル１ａとスキャンセル１ｂの間に設けられ、バッファＢＵＦＦ１とＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１が設けられる。 - 特許庁

A cascoded current-mirror circuit 50 includes Nch MOS transistors NMT11, NMT12, NMT21, NMT22, NMT31, NMT32, NMT41, NMT42, NMT51, and NMT52.例文帳に追加

カスコード型カレントミラー回路５０には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、ＮＭＴ１２、ＮＭＴ２１、ＮＭＴ２２、ＮＭＴ３１、ＮＭＴ３２、ＮＭＴ４１、ＮＭＴ４２、ＮＭＴ５１、及びＮＭＴ５２が設けられる。 - 特許庁

In the Nch MIS transistor NT1, a high potential side power source V_DD voltage is input into a drain, and an output voltage (gate voltage) V_G output from the differential amplifier circuit 1 is input into a gate.例文帳に追加

Ｎｃｈ ＭＩＳトランジスタＮＴ１は、ドレインに高電位側電源Ｖ_ＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）Ｖ_Ｇを入力する。 - 特許庁

The drive circuit 1 is provided with a Pch MOS transistor PMT1, a Pch MOS transistor PMT2, an Nch MOS transistor NMT1, and a capacitor C_1.例文帳に追加

駆動回路１には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、及びコンデンサＣ_１が設けられる。 - 特許庁

In the Nch MIS transistor NT2, a high potential side power source V_DD voltage is input into a drain, and an output voltage (gate voltage) V_G output from the differential amplifier circuit 1 is input into a gate.例文帳に追加

Ｎｃｈ ＭＩＳトランジスタＮＴ２は、ドレインに高電位側電源Ｖ_ＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）Ｖ_Ｇを入力する。 - 特許庁

The Nch MOS transistors NT1 and NT2 and a differential couple of Pch MOS transistors PT1 and PT2 are set to the same β ratio, respectively.例文帳に追加

Ｎｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２は、それぞれ同一β比に設定される。 - 特許庁

The overvoltage protection part has a Pch transistor P1 connected between the bus line 42 and the transistor N3 and a Nch transistor N2 connected between a back gate of the transistor P1 and the power supply line 41.例文帳に追加

過電圧保護部は、バスライン４２とトランジスタＮ３との間に接続されるＰｃｈトランジスタＰ１と、トランジスタＰ１のバックゲートと電源配線４１との間に接続されるＮｃｈトランジスタＮ２とを有する。 - 特許庁

The second circuit portion (reception side) 2 is provided with an Nch MOS transistor NTa, a Pch MOS transistor PTa, and a Pch MOS transistor PTb.例文帳に追加

第２の回路部（受信側）２にはＮｃｈ ＭＯＳトランジスタＮＴａ、Ｐｃｈ ＭＯＳトランジスタＰＴａ、及びＰｃｈ ＭＯＳトランジスタＰＴｂが設けられる。 - 特許庁