「parity circuit」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

For example, the number of non-zero elements included in predetermined rows is related to the number of data items to be inputted to the exclusive OR arithmetic circuit, so that from the created table, a parity arithmetic circuit is designed to which a matrix reducing the number of non-zero elements included in the predetermined rows is applied.例文帳に追加

例えば、所定の行に含まれる非零要素の数は、排他的論理和演算回路に入力されるデータ数に関係しているため、作成された表から、所定の行に含まれる非零要素の数が少ない行列を適用したパリティ演算回路が設計される。 - 特許庁

The line quality determining circuit 81 of a receiving circuit 12 issues BER alarm when a parity error occurs on a received digital signal after correction, and issues the BER (bit-error rate) before correction which is calculated from syndrome error pulse S4 exceeds a threshold value.例文帳に追加

受信回路１２の回線品質判定回路８１は誤り訂正後の受信デジタル信号にパリティエラーが発生し、かつシンドロームエラーパルスＳ４より計算された誤り訂正前のＢＥＲ(bit error rate)が閾値を超えた場合にＢＥＲアラームを発動する。 - 特許庁

An input output interface 4 receives an external clock signal SCLK and communicates communication data SIN comprising a prescribed number of frames in a prescribed bit number including the parity bit P synchronously with the clock signal by each bit with other electronic circuit.例文帳に追加

入出力インターフェース４は、外部からのクロック信号ＳＣＬＫを受け、これに同期してパリティビットＰを含む所定ビット数の所定数のフレームからなる通信データＳＩＮを、他の電子回路との間でビットごとに通信する。 - 特許庁

A data transfer circuit 24 inputs the control signal and makes the double clock effective for each of the high and low levels of the reference signal to transfer data, a byte enable signal, and a data parity signal through the PCI bus 10 in response to the double clock.例文帳に追加

データ転送回路２４は、制御信号を入力し、高速ＰＣＩ転送許可フラグ２２がセットされていると、基準信号のレベルの高低毎に２逓倍クロックを有効化し、ＰＣＩバス１０上に、データ，バイトイネーブルおよびデータパリティを２逓倍クロックに応答して転送する。 - 特許庁

According to a recording command inputted to the control microcomputer 30, the CD data processing circuit 20 temporarily stores audio data subjected to EFM demodulation by an EFM demodulation part 51 into a buffer RAM 54 together with its parity and performs error correction again for the data with an error correction part 55.例文帳に追加

制御マイコン３０に入力される記録指令に基づき、ＣＤデータ処理回路２０は、ＥＦＭ復調部５１においてＥＦＭ復調したオーディオデータをそのパリティと共にバッファＲＡＭ５４に一旦記憶し、エラー訂正部５５においてこれにエラー訂正を施す。 - 特許庁

To discriminate at high speed whether data destruction is caused in information written in a ferroelectric memory or not by encoding information written in a ferroelectric memory using an error detection code and using an error detection circuit and a parity storing cell.例文帳に追加

強誘電体メモリに書き込む情報を誤り検出符号を用いて符号化し、誤り検出回路とパリティ記憶セルを用いることで、強誘電体メモリに書き込んだ情報にデータ破壊が起こったか否かの判定を高速に行うことを目的とする。 - 特許庁

A ratio of a parity bit for user data written in a memory cell array 201 is reduced by making the number of bits of data input to the ECC circuit 205 exceed the number of bits of data input from the outside for writing.例文帳に追加

ＥＣＣ回路２０５に入力されるデータのビット数を、書き込みのため外部から入力されるデータのビット数よりも多くすることにより、メモリセルアレイ２０１に書き込まれるユーザデータに対するパリティビットの比率を低減させる。 - 特許庁

The control circuit (22) is configured to read error correction coded data from the array of memory cells (26), provide error correction code decoding to selected error correction coded data and discard unused error correction code parity data of unselected error correction coded data.例文帳に追加

制御回路（２２）は、メモリセルアレイ（２６）から誤り訂正符号で符号化されたデータを読み出し、その誤り訂正符号化データの選択部分に対し誤り訂正符号の復号を実施するとともに、誤り訂正符号化データの非選択部分から使用しない誤り訂正符号パリティを破棄するように構成される。 - 特許庁

To provide an error report system restraining a second report on an error by error data already reported as an error even in a device only having a parity circuit because of suppression of increase of a hardware and logical delay increase to the minimum.例文帳に追加

ハードウェアの増加、および論理的な遅延増加を最小限に抑えた回路によりパリティ回路しか持たない装置でも既にエラーとして報告されたエラーデータで再度エラーを報告してしまうことを抑止するエラー報告方式を提供する。 - 特許庁

Then, parity check is executed at a reception circuit side, and when an error is found out in one of the two instruction signals, the other of the two instruction signals is subtracted from the revision signal to generate a correction signal and the erroneous instruction signal is replaced with the correction signal.例文帳に追加

そして、受信回路側でパリティチェックを行い、二つの指令信号の一方に誤りを見つけたら、補正信号から二つの指令信号の他方を減じて、訂正信号を生成し、誤りのある指令信号を訂正信号で置き換える。 - 特許庁

A directory information restoration circuit 115 extracts directory information from memory block data and inserted ECCs, executes an ECC check on every data word and a parity check on the directory information, and according to the results, executes a one-bit correction in one data word in the memory block.例文帳に追加

ディレクトリ情報復元回路１１５は、メモリブロックデータおよび盛り込み済ＥＣＣからディレクトリ情報を抽出し、データワード毎のＥＣＣチェックおよびディレクトリ情報のパリティチェックを行い、この結果に従ってメモリブロック内の１データワードにおける１ビット訂正を行う。 - 特許庁

In the allocation circuit 1c, a write circuit part 10 is formed for each bit line to output parity bits D9-D12 in write data WD to a bit line in which a defective memory cell is not formed but a normal memory cell is formed, based on bit line selection information SL which shows whether it is a bit line in which the defective memory cell is formed in the memory cell on the bit line.例文帳に追加

割付回路１ｃには、各ビット線について、ビット線上のメモリセルに不良メモリセルが形成されたビット線か否かを示すビット線選択情報ＳＬに基づいて、ライトデータＷＤ中のパリティビットＤ９〜Ｄ１２を、不良メモリセルが形成されていない正常なメモリセルが形成されているビット線に出力する書込回路部１０を設けた。 - 特許庁

When a D/A converter transmission error is detected by a parity detecting circuit 145 and there is the danger of error in any one of address data or gain control data comprising the data stream of one partition of the input data DATA, the strobe signal STROBE to the D/A converter 147 is masked by the mask circuit 148.例文帳に追加

パリティ検出回路１４５でＤ／Ａコンバータ系伝送エラーが検出され、入力データＤＡＴＡの一区切りのデータ列を構成するアドレスデータや利得制御データのいずれかに誤りがあるおそれがあるときは、マスク回路１４８でＤ／Ａコンバータ１４７へのストローブ信号ＳＴＲＯＢＥをマスクする。 - 特許庁

This memory device having a detection function of the initialization leakage of a memory has a memory initialization state management circuit performing control to reset an overhead bit 215 by power ON (a power source ON) and to invert the overhead bit 215 of an initialized word only once in the memory 109 having the additional bit (including a parity bit) disposed to each the word of the memory device.例文帳に追加

メモリ装置の各ワードに配設される付加ビット（パリティビットを含む）を備えるメモリ１０９において、パワーオン（電源オン）により付加ビット２１５をリセットし、初期化を行ったワードの付加ビット２１５を１回限り反転させる制御を行うメモリ初期化状態管理回路を備え、メモリの初期化漏れの検出機能を備えたメモリ装置が提供される。 - 特許庁