「parity circuit」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A data selection circuit 22 selects the received data and stores them to a 1st stage FF of a shift register, when the parity check is normal or selects reflected data from a final stage FF of the shift register and stores them to the 1st stage FF, when the parity check indicates error.例文帳に追加

データ選択回路２２は、パリティチェックが正常時、受信データを選択しシフトレジスタの初段ＦＦに記憶させ、１方、パリティエラー時、シフトレジスタの最終段ＦＦからの折り返しデータを選択し初段ＦＦに記憶させる。 - 特許庁

After receiving the signal Tin, an RS input phase control circuit 150 outputs data from a frame outputted from a delay circuit 110 by prescribed bytes each, reads the corresponding parity from the storage circuit 140, and provides an output.例文帳に追加

ＲＳ入力位相制御回路１５０は、信号Ｔinを受信した後で、遅延回路１１０が出力したフレームからデータを所定バイトずつ出力し、さらに対応するパリティを蓄積回路１４０から読み出して出力する。 - 特許庁

A gate circuit 1-2 takes in a control word input timing signal CT and the operation result of the exclusive-or circuit 1-1, initializes the operation progress holder circuit 1-3 and passes the diagonal parity operation result.例文帳に追加

ゲート回路１−２は制御ワード入力タイミング信号ＣＴと排他論理和回路１−１の演算結果とを入力して演算途中経過保持回路１−３の初期化を行うとともに対角パリティ演算結果を通過させる。 - 特許庁

An error check circuit in the serial communication system wherein the data signal and the control signal are transmitted through the individual signal lines includes: a parity check circuit for applying parity check to the data signal on the basis of the data signal and the control signal; and a counter circuit for counting the number of pulses of the data signal and the control signal.例文帳に追加

データ信号と制御信号とを個別の信号線で伝送するシリアル通信方式におけるエラー検出回路であって、データ信号と制御信号とに基づいてデータ信号のパリティチェックを行うパリティチェック回路と、データ信号及び制御信号のパルス数を計数する計数回路とを具備する。 - 特許庁

An FEC input phase control circuit 130 extracts parity by prescribed bytes each, stores the data to a storage circuit 140, and produces signals Tin, Tout, S0.例文帳に追加

ＦＥＣ入力位相制御回路１３０は、フレームからパリティを所定バイトずつ抽出して蓄積回路１４０に格納するとともに、信号Ｔin，Ｔout ，Ｓ０を生成する。 - 特許庁

At this time, a parity circuit 5 adds redundant bits which do not become all zero or all ones even if a default value or an arbitrary value is written in the register circuit 1.例文帳に追加

このとき、パリティ回路５は、レジスタ回路１のデフォルト値、もしくは任意の値が書き込まれても、オール０もしくはオール１にならない冗長ビットを付加する。 - 特許庁

To provide a matrix generation method, a matrix generation device, and an encoding and decoding device for generating a matrix for constituting an LDPC (low density parity check) code of which an encoding circuit and decoding circuit are structured simply.例文帳に追加

符号化回路及び復号化回路の構造が簡単なＬＤＰＣ符号を構成できる行列を生成する行列生成方法、行列生成装置及び符号化復号化装置を提供する。 - 特許庁

To provide a bi-phase data error detecting circuit whose circuit configuration can be made simple, and whose transmitting efficiency can be improved without adding any bit such as a parity bit.例文帳に追加

パリティー等のビットを付加することなく簡単な回路構成で且つ伝送効率を改善するバイフェーズデータエラー検出回路を提供する。 - 特許庁

Further, a PI arithmetic circuit 172 carries out an arithmetic operation to calculate an inner code parity of each row by sequentially capturing the symbols captured by the PO arithmetic circuit 171.例文帳に追加

また、ＰＩ演算回路１７２では、ＰＯ演算回路１７１に取り込まれる上記シンボルを順次取り込んで、各行の内パリティを算出するための演算を行う。 - 特許庁

In the data transmission equipment data to be transmitted is read out from a memory, converted by a packet processing circuit into a packet having a format conforming to a communication protocol, and affixed with a parity bit by a parity processing circuit before being transmitted through a transmission line.例文帳に追加

本発明のデータ伝送装置では、送信すべきデータが格納されたメモリからデータが読み出され、パケット処理回路により、読み出されたデータが通信プロトコルに従う形式のパケットに変換され、パリティ処理回路により、生成されたパケットにパリティビットが付加され、伝送路を介してデータが送信される。 - 特許庁

On the other hand, in the memory area MA6 nearer than the memory area MA0, 13-bit data of the original 32-bit data inputted to the input/output circuit 19, and 6-bit parity data generated by a parity generation circuit 17 based on the original 32-bit data are stored.例文帳に追加

一方、メモリ領域ＭＡ０よりも近い方のメモリ領域ＭＡ６に対しては、入出力回路１９に入力された３２ビット分の元データのうちの１３ビット分のデータと、３２ビット分の元データをもとに、パリティ生成回路１７により生成された６ビット分のパリティデータとを格納させる構成となっている。 - 特許庁

A mismatch detector circuit 9-6 detects the matching of the operation result of a final exclusive-or circuit 1-1 with diagonal parity codes in the input data DT, a logic sum circuit 9-7 makes up the operation results thereof and an error detection holder circuit 9-8 holds the operation result thereof.例文帳に追加

最終的な排他論理和回路１−１の演算結果と入力データＤＴ中の対角パリティコードとの一致検出を不一致検出回路９−６で行い、その演算結果を論理和回路９−７で纏め、その演算結果をエラー検出保持回路９−８で保持して出力する。 - 特許庁

Synchronous words are detected by using the window signal Sync_-window from in accordance with parity OK signal supplied from a parity check circuit 12 relating to the bit string detected in a PRML Viterbi detector 36 by a synchronous word detector 8 to which the window signal Sync_-window indicating the period of the synchronous word and ID information included in the regenerative signal regenerated from media 14 is supplied.例文帳に追加

メディア１４から再生される再生信号に含まれる同期語及びＩＤ情報の期間を示すウインドウ信号Sync_windowが供給される同期語検出器８により、上記ＰＲＭＬビタビ検出器３６で検出されたビット列について、上記パリティチェック回路１２から供給されるパリティＯＫ信号に基づいて生成されたウインドウ信号Sync_windowを用いて、同期語を検出する。 - 特許庁

A storing area, that is an internal memory, for storing the parity bit in inside of the large-scale integrated circuit is secured and in the case of writing data in the specific address of the external memory, the parity bit is generated from the data and is written at the same address as the address of the external memory in the internal memory.例文帳に追加

大規模集積回路の内部にパリティ・ビットを格納する記憶領域即ち内部メモリを確保し、外部メモリの特定のアドレスにデータを書き込む時に、該データからパリティ・ビットを生成し、該パリティ・ビットを、該内部メモリの、該外部メモリの当該アドレスと同一のアドレスに書き込むように構成する。 - 特許庁

The circuit comprises a data error correction means for comparing data with parity data to correct data, a data selection means for outputting the data or the corrected data as selected data in response to a test selection signal, and a test result output means for receiving the selected data and the parity data to output a test result signal in response to the test selection signal.例文帳に追加

本発明は、データとパリティデータを比較して修正データを出力するデータエラー修正手段、テスト選択信号に応答し、前記データ又は修正データを選択データとして出力するデータ選択手段、及び前記選択データと前記パリティデータが入力され、前記テスト選択信号に応答してテスト結果信号を出力するテスト結果出力手段を含む。 - 特許庁

In the case that any one lead enable of the A and B ports is not 1, same addresses are supplied to both the ports, if a parity error of both the ports is reported, it is the failure of the RAM cell itself, and if only the parity error of one port is reported, it is the failure of the lead circuit (including wiring).例文帳に追加

Ａ、Ｂポートのどちらかのリードイネーブルしか“１”でない場合は、両ポートに同一アドレスが供給され、両ポートのパリティエラーが報告されていればそのＲＡＭセル自体の故障であり、片方のポートのパリティエラーのみが報告されていれば、リード回路（配線を含む）の故障である。 - 特許庁

To provide a fault detection system for an external memory capable of storing a parity bit without increasing the number of the external memory and capable of storing a parity bit without regard to a storing form in the external memory as for the fault detection system for the external memory provided in outside of a large-scale integrated circuit, etc., for storing data, etc.例文帳に追加

大規模集積回路などの外部に設けられてデータなどを格納する外部メモリの故障検出方式に関し、該外部メモリの数を増加させることなくパリティ・ビットを格納し、しかも、該外部メモリにおける記憶形式にかかわりなくパリティ・ビットを格納することができる外部メモリの故障検出方式を提供する。 - 特許庁

Further, the logic circuit (115) is configured to enable the memory chip (52) to access the memory locations based on the memory address when the signal indicates that the memory address is not associated with the detected parity error, and to disable the memory chip (52) from accessing the memory locations based on the memory address when the signal indicates that the memory address is associated with the detected parity error.例文帳に追加

論理回路(115)は更に、メモリアドレスが検出されたパリティエラーに関連しないことを前記信号が示す場合にメモリチップ(52)がメモリアドレスに基づいて記憶場所にアクセスすることを可能にし、及びメモリアドレスが検出されたパリティエラーに関連することを前記信号が示す場合にメモリチップ(52)がメモリアドレスに基づいて記憶場所にアクセスすることを不能にする。 - 特許庁

The error correction encoding circuit adds a parity symbol of M×P bytes to an information symbol obtained by extracting M×N bytes from record data and generates a Reed-Solomon code of code length M×(N+P) bytes.例文帳に追加

誤り訂正符号化回路は、記録データからＭ×Ｎバイトを取り出して成る情報シンボルに、Ｍ×Ｐバイトのパリティシンボルを付加して、符号長Ｍ×（Ｎ＋Ｐ）バイトのリード・ソロモン符号を生成する。 - 特許庁

A puncture circuit included in a turbo codec 50 executes thinning based on an encoding rate (puncture rate) considering a dominant error phenomenon when processing is executed to thin parity series with respect to RSC series.例文帳に追加

ターボコーデック５０に含まれるパンクチャ回路は、ＲＳＣ系列に対してパリティ系列の間引く処理を実行するときに、支配的な誤り事象を考慮した符号化率（パンクチャレート）による間引き処理を実行する。 - 特許庁

To precisely transmit the parity error of a first bus to a second bus in a bus bridge circuit connected to the first and second buses to perform data transfer between devices.例文帳に追加

第１と第２のバスに接続され、デバイス間のデータ転送を行うバスブリッジ回路において、第１のバスのパリテイエラーを、第２のバスに正しく伝達する。 - 特許庁

A post processor 114 generates syndrome by using a parity bit in a modulation code bit line, and performs error detection/correction to output the syndrome to a vanishing position calculation circuit 121.例文帳に追加

ポストプロセッサ114は、変調符号ビット列内のパリティビットを利用してシンドロームを生成し誤り検出・訂正を行うと同時に、シンドロームを消失位置計算回路121へ出力する。 - 特許庁

To provide a parity check decoding device which prevents a decrease in a processing speed while making a circuit compact without using bit serial processing and is suitable so as not to damage decoding performance.例文帳に追加

ビットシリアル処理を用いることなく回路を小型化しつつ処理速度の低下を防止するとともに、復号性能を損なわないようにするために適したパリティ検査復号装置を提供する。 - 特許庁

A PI (inner code parity) correcting circuit 21 performs the error-correcting processing of the PI and also starts up a completion signal CT every time when the processing for data equivalent to 182 bytes is completed.例文帳に追加

ＰＩ訂正回路２１は、ＰＩの誤り訂正処理を施すとともに、１８２バイト分のデータに対する処理が完了する毎に完了信号ＣＴを立ち上げる。 - 特許庁

Further, when receiving only the signal T2, the RS input phase control circuit 150 outputs padding and starts reading/output of the data and the parity bits when receiving the signal T1 thereafter.例文帳に追加

また、信号Ｔ２のみを受信したときはパディングを出力し、その後信号Ｔ１が受信されたときにデータおよびパリティの読み出し・出力を開始する。 - 特許庁

A first exclusive OR circuit 40 exclusively ORs the parity code of data stored in a memory 10 and a monitor pattern related to the storage address inside the memory when writing data to the memory 10.例文帳に追加

第１のエクスクルーシブオア回路４０は、メモリへのデータ書き込み時に、メモリに収容されるデータのパリティ符号とメモリ内での収容アドレスに関連する監視パターンの排他的論理和を生成する。 - 特許庁

A second decision circuit 10B compares data read out from a plurality of data lines MDLP for parity and their expected values to decide coincidence.例文帳に追加

第２判定回路１０Ｂは、複数のパリティ用メインデータ線ＭＤＬＰから読み出されるデータとその期待値とを比較してその一致・不一致を判定する。 - 特許庁

To obtain a decoding device and a method for preventing an increase in circuit scale due to an increase in column weight of a parity check matrix, as well as a decrease in error correction capability due to padding or puncture.例文帳に追加

パリティ検査行列の列重み増大による回路規模増加と、パディングやパンクチャによる誤り訂正能力の低下が発生しない復号装置及び方法を得る。 - 特許庁

To provide an encoding/decoding device which corrects errors by concatenated codes of an ECC code and a parity code to prevent an increase in the circuit scale and to improve error correction performance.例文帳に追加

ＥＣＣ符号とパリティ符号との連接符号により誤り訂正する符号化・復号化装置において、回路規模の増大を防止し、且つ誤り訂正性能を向上する。 - 特許庁

The parity bit generating circuit includes: multi-stage XOR circuits 220 to 226 obtained by connecting the XOR circuits in the state of a tournament; and AND circuits 30 to 41 which provide switch signals to the XOR circuits 224 to 226.例文帳に追加

パリティビット発生回路は、複数のＸＯＲ回路がトーナメント状に接続してなる多段のＸＯＲ回路２２０〜２２６と、ＸＯＲ回路２２４〜２２６に切替信号を与えるＡＮＤ回路３０〜４１とを備える。 - 特許庁

The parity circuit has an input layer 1 that receives a value of +1 or -1, an output layer 2 that outputs a value of +1 or -1 and an intermediate layer 3 that configures a coupling strength to satisfy an input output relationship.例文帳に追加

＋１又は−１の値が入力される入力層１と、＋１又は−１の値が出力される出力層２と、入出力関係を満足させる結合強度を構成する中間層３とを有する。 - 特許庁

On the other hand, when it is decided that the GA value is abnormal by the GA parity deciding part 2, the BAR address selector 4 sets a sub-address value preliminarily prepared in the sub-address setting circuit 3 as a BAR value.例文帳に追加

一方、ＧＡパリティ判定部２によりＧＡ値が異常であると判定された場合は、ＢＡＲアドレス選択器４においてサブアドレス設定回路３に予め用意されるサブアドレス値をＢＡＲ値として設定する。 - 特許庁

To provide a biphase data error detection circuit which enables a receiving side to detect a data error without attaching an error code such as a parity bit to transmission data and which improves transmission efficiency in biphase data transmission.例文帳に追加

バイフェーズデータ伝送において、パリティビット等の誤り符号を送信データに付加することなく受信側でデータエラー検出を可能にする伝送効率の改善されたバイフェーズデータエラー検出回路を提供する。 - 特許庁

A PO arithmetic circuit 171 carries out an arithmetic operation to calculate an outer code parity by sequentially capturing symbols of each column in the case of representing block data of a DVD with symbols each comprising 8 bits.例文帳に追加

ＰＯ演算回路１７１は、ＤＶＤのブロックデータを８ビットからなるシンボルにて行列表記した際の各列のシンボルを順次取り込んで外パリティを算出するための演算を行う。 - 特許庁

Since connection type encoding data is made, even if parity of an error correction code is generated by interleaving to a plurality of blocks, increment of circuit scale can be prevented.例文帳に追加

連接型符号化データを作成するので、複数ブロックにインターリーブして誤り訂正符号のパリティを生成しても、回路規模の増加を防止できる。 - 特許庁

To solve the problem of having to hold a large amount of memories for storing estimated posteriori probability data in parallel in order to increase a transfer speed in an LDPC (low density parity check code) decoding circuit.例文帳に追加

LDPCの復号回路において転送速度を上げるためには、推定事後確率データを格納するメモリを並列して多量に保有しなくてはならい。 - 特許庁

To provide an information recording device which processes data of information recording data format to which parity is added by a product sign, while suppressing increase in circuit scale.例文帳に追加

回路規模の増大を抑制しつつ、積符号でパリティが付加される情報記録データフォーマットのデータを処理することのできる情報記録装置を提供する。 - 特許庁

To provide a decoding apparatus with a reduced circuit scale using a low density parity check code suitable for correcting an error caused in a transmission path for high speed transmission of data and to provide a decoding method.例文帳に追加

データの高速伝送を行う伝送路において生じるエラーの訂正を行うのに好適な、回路規模が縮小された、低密度パリティ検査符号の復号装置および復号方法を提供する。 - 特許庁

To provide a semiconductor storage device, wherein failures in a plurality of XOR circuits are detected collectively and precisely with little increase in the number of elements, and to provide a method for detecting a failure in a parity bit generating circuit.例文帳に追加

ほとんど素子数を増やさないで、複数のＸＯＲ回路の故障を一括して正確に検出することが可能な半導体記憶装置、および、パリティビット発生回路の故障検出方法を提供することを目的とする。 - 特許庁

The logic circuit (115) is external to the memory chip (52) and is configured to receive a signal indicative of whether a received memory address is associated with a detected parity error.例文帳に追加

論理回路(115)は、メモリチップ(52)の外部に配設され、受信したメモリアドレスが検出されたパリティエラーに関連するか否かを示す信号を受信するよう構成される。 - 特許庁

CRC parity bits obtained by Viterbi decoding are set to each of flip-flop circuits D1'-D3' in the inverse CRC circuit 19 as a default.例文帳に追加

逆ＣＲＣ回路１９内の各フリップフロップＤ１’〜Ｄ３’には、ビタビ復号によって得られたＣＲＣパリティビットを初期状態として設定する。 - 特許庁

A decision circuit 27 compares the count value CO with a prescribed set value K and decides whether data to which the error-correcting processing of the PI is completed are rows of a PO (outer code parity) or not based on the compared result.例文帳に追加

判定回路２７は、カウント値ＣＯと所定の設定値Ｋとを比較し、この比較結果に基づいてＰＩの誤り訂正処理が完了したデータがＰＯ行であるか否かを判定する。 - 特許庁

The OFDM demodulator is provided with a transmission control information decoding circuit 31 subjected to differential BPSK modulation and for decoding the TMCC information subjected to differential BPSP modulation and including a parity on the basis of a difference set cyclic code.例文帳に追加

本発明のＯＦＤＭ復調装置には、差動ＢＰＳＫ変調されるとともに差集合巡回符号に基づくパリティが含められたＴＭＣＣ情報を復号する伝送制御情報復号回路３１を備えている。 - 特許庁

When receiving signals T1, T2, an RS input phase control circuit 150 outputs data from a frame outputted from a delay circuit 110 by prescribed bytes each, reads the corresponding parity bits from the storage circuit 140, and provides an output.例文帳に追加

ＲＳ入力位相制御回路１５０は、信号Ｔ１，Ｔ２を同時受信したときは、遅延回路１１０が出力したフレームからデータを所定バイトずつ出力し、さらに対応するパリティを蓄積回路１４０から読み出して出力する。 - 特許庁

An input signal 100s is processed by a generating polynomial dividing circuit 101, a decoding parity check converting circuit 103, an adding circuit 104, and a majority decision logic deciding circuit 105 and further the outputs from the adding circuit 104 and majority decision logic deciding circuit 105 and an input mode signal 113s are processed by an error correction completion signal generating circuit 109 to generate an error correction completion signal 109s.例文帳に追加

入力信号１００ｓを生成多項式除算回路１０１、復号パリティチェック変換回路１０３、加算回路１０４、多数決論理判定回路１０５で処理し、更に加算回路と多数決論理判定回路からの出力と入力モード信号１１３ｓとを誤り訂正完了信号発生回路１０９で処理して誤り訂正完了信号１０９ｓを生成する。 - 特許庁