「parity circuit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

PARITY CHECK VERIFYING CIRCUIT例文帳に追加

パリティチェック検証回路 - 特許庁

A vertical parity generating circuit 6 operates vertical parity bits as to each row of the above data, a horizontal parity generating circuit 8 operates horizontal parity bits as to the vertical parity bits outputted from the vertical parity generating circuit 6, and a comparison circuit 10 compares the vertical parity bits added to the above data with the horizontal parity bits outputted from the horizontal parity generating circuit 8.例文帳に追加

垂直パリティ生成回路６は、上記データの各列についての垂直パリティビットを演算し、水平パリティ生成回路８は、垂直パリティ生成回路６の出力である垂直パリティビットについての水平パリティビットを演算し、比較回路１０は、上記データに付加された垂直パリティビットと水平パリティ生成回路８の出力である水平パリティビットとを比較する。 - 特許庁

CODING CIRCUIT, CIRCUIT, PARITY GENERATING METHOD AND STORAGE MEDIUM例文帳に追加

符号化回路、回路、パリティ生成方法及び記憶媒体 - 特許庁

When a write access occurs, a parity processing circuit writes the parity bit generated by the parity generation circuit into a memory.例文帳に追加

書き込みアクセス時、パリティ処理回路は、パリティ生成回路によって生成されたパリティビットをメモリに書き込む。 - 特許庁

To provide a parity check circuit by which parity detection can be performed effectively without reducing access speed.例文帳に追加

アクセス速度が低下せず、パリティ検出が有効に働くパリティチェック回路を提供する。 - 特許庁

A parity operation circuit 19 generates a parity bit from the gate output (DDO-DDm).例文帳に追加

パリティ演算回路１９はゲート出力（ＤＤ０〜ＤＤｍ）２９からパリティビットを生成する。 - 特許庁

To provide a parity check circuit that forcibly generates a parity error signal.例文帳に追加

パリティエラー信号を強制的に発生させることができるパリティチェック回路を提供する。 - 特許庁

Since the parity data is generated by a parity generation circuit 16, it is difficult to write a desired pattern to the parity cell array PCA.例文帳に追加

パリティデータは、パリティ生成回路１６により生成されるため、所望のパターンをパリティセルアレイＰＣＡに書き込むことは難しい。 - 特許庁

FEC arithmetic circuits 141-143 calculate parity data from the input data and the padding and accumulate the parity data in a parity accumulation circuit 150.例文帳に追加

ＦＥＣ演算回路１４１〜１４３は、入力データおよびパディングからパリティデータを演算してパリティ蓄積回路１５０に蓄積する。 - 特許庁

MEMORY CIRCUIT HAVING PARITY CELL ARRAY例文帳に追加

パリティセルアレイを有するメモリ回路 - 特許庁

PARITY STORAGE CIRCUIT AND INFORMATION PROCESSOR例文帳に追加

パリティ格納回路および情報処理装置 - 特許庁

An ECC writing circuit 16 calculates a parity.例文帳に追加

ＥＣＣ書込み回路１６は、パリティを算出する。 - 特許庁

An EEPROM controller 7 of this computer system is provided with a parity data generating circuit 72 which calculates parity for data in parity data generation units and a byte counter 73 which counts the parity data generating unit amounts, and which successively stores parity data in each parity data generation unit generated by the parity data generating circuit 72 in plural parity registers 32 in a register group 71.例文帳に追加

この計算機システムのＥＥＰＲＯＭコントローラ７は、パリティデータ生成単位のデータに対してパリティを計算するパリティデータ生成回路７２と、パリティデータ生成単位量を計数し、パリティデータ生成回路７２により生成されたパリティデータ生成単位ごとのパリティデータを、レジスタ群７１の中の複数のパリティデータレジスタ３２に順次記憶するバイトカウンタ７３とを具備する。 - 特許庁

When a read access occurs, the parity processing circuit compares the parity bit generated by the parity generation circuit with a parity bit read from the memory and, if they do not match, outputs an interruption signal to a CPU.例文帳に追加

読み出しアクセス時、パリティ処理回路は、パリティ生成回路によって生成されたパリティビットとメモリから読み出されるパリティビットとを比較し、それらが不一致である場合、割り込み信号をＣＰＵに出力する。 - 特許庁

The memory driver 2 has a memory control interface 21, a parity data generating circuit 22 for generating parity data for determining the propriety of data transfer, and a parity check circuit 23 for comparing parity data which the circuit has generated with parity data transferred from the memory card 1.例文帳に追加

メモリドライバ２は、メモリ制御インタフェース２１の他、データ転送の良否を判定するためのパリティデータを生成するパリティデータ生成回路２２と、これが生成したパリティデータとメモリカード１から転送されたパリティデータとを比較するパリティチェック回路２３とを有する。 - 特許庁

Only when an independent parity error is detected by an independent parity error detection circuit 221, and all the parity errors are not detected by all parity error detection circuit 222, an error report restraint circuit 223 outputs an error signal to an error report register 215, and a switch 218 selects the parity inverted by an inverter 217 and outputs the selected parity to a parity register 214.例文帳に追加

独立パリティエラーが独立パリティエラー検出回路２２１で検出され且つ全パリティエラーが全パリティエラー検出回路２２２で検出されないときに限り、エラー報告抑止回路２２３は、エラー信号をエラー報告レジスタ２１５に出力し、スイッチ２１８は、インバータ２１７により反転されたパリティを選択して、パリティレジスタ２１４に出力する。 - 特許庁

A selecting circuit 66 selects either a parity generating circuit 65a or a parity generating circuit 65b based on the disk ID.例文帳に追加

選択回路６６は、ディスクＩＤに基づいてパリティ生成回路６５ａおよびパリティ生成回路６５ｂの何れかを選択する。 - 特許庁

A main parity generation circuit which generates parity data common to regular cell arrays according to the sub-parity data is arranged corresponding to the parity cell array and not arranged in a distributed manner.例文帳に追加

サブパリティデータに応じてレギュラーセルアレイに共通のパリティデータを生成するメインパリティ生成回路は、分散配置されることなく、パリティセルアレイに対応して配置される。 - 特許庁

A periodical error is added to parity data b by a parity control circuit 7 to be written into the memory circuit 3.例文帳に追加

このときパリティデータｂは、パリティ制御回路７によって周期的な誤りが付加され、メモリ回路３に書き込まれる。 - 特許庁

A parity arithmetic unit 31 includes an exclusive OR arithmetic circuit.例文帳に追加

パリティ演算部３１には、排他的論理和演算回路が含まれる。 - 特許庁

A parity generation circuit includes a plurality of bit generation circuits.例文帳に追加

パリティ発生回路が複数個のビット発生回路を包含している。 - 特許庁

To reduce the scale of a decoding circuit of low-density parity check codes.例文帳に追加

低密度パリティ検査符号の復号回路の規模を低減する。 - 特許庁

Parity data are generated on the basis of the output of the second latch circuit.例文帳に追加

パリティデータは、第２ラッチ回路の出力に基づいて生成される。 - 特許庁

Further, the data stored in the data storage part 4a are read out and outputted to an output terminal 2, and delayed by ≥1 bits through the write address delay circuit 8, and a parity matching circuit 11 compares the parity generated by the parity generating circuit 10 with the parity read out of the parity storage part 4b and outputs the parity comparison result from a comparison result output terminal 3.例文帳に追加

また、データ記憶部４ａの記憶データを読み出して出力データを出力端子２に出力すると共に、書き込みアドレス遅延回路８で１ビット以上遅延させて、パリティ生成回路１０で生成したパリティと、パリティ記憶部４ｂから読み出したパリティをパリティ照合回路１１で照合してパリティ照合結果を照合結果出力端子３から出力する。 - 特許庁

On the readout side of the memory circuit 3, readout output data c are inputted to a parity arithmetic circuit 4 and the parity arithmetic circuit 4 outputs parity data d.例文帳に追加

メモリ回路３の読み出し側は、読み出された出力データｃがパリティ演算回路４に入力され、パリティ演算回路４はパリティデータｄを出力する。 - 特許庁

Input data a is inputted to a memory circuit 3 and also inputted to a parity arithmetic circuit 1 to output parity data b from the parity arithmetic circuit 1.例文帳に追加

入力データａはメモリ回路３に入力されるとともに、パリティ演算回路１に入力され、パリティ演算回路１からパリティデータｂが出力される。 - 特許庁

An output circuit is coupled with a bit generation circuit to receive the parity signal, and operates to generate an output parity signal in response to the parity signal from the bit generation circuit.例文帳に追加

出力回路がパリティ信号を受取るためにビット発生回路へ結合されており且つビット発生回路からのパリティ信号に応答して出力パリティ信号を発生すべく動作する。 - 特許庁

A parity segment calculation module embodied as an application specific integrated circuit(ASIC) calculates a parity segment.例文帳に追加

特定用途向け集積回路（ＡＳＩＣ）に組み込まれたパリティセグメント計算モジュールによりパリティセグメントを計算する。 - 特許庁

An LDC encoding circuit 105 finds parity for LDC from scrambled data and writes only the parity to the memory 103.例文帳に追加

ＬＤＣ符号化回路１０５は、スクランブル後のデータからＬＤＣ用パリティを求め、このパリティのみをメモリ１０３に書き込む。 - 特許庁

A BIS encoding circuit 106 finds parity for BIS from those data and writes only the parity to the memory 103.例文帳に追加

ＢＩＳ符号化回路１０６は、これらデータからＢＩＳ用パリティを求め、このパリティのみをメモリ１０３に書き込む。 - 特許庁

A parity generation circuit generates a parity bit related to the data to be accessed on the basis of the result of the XOR operation.例文帳に追加

パリティ生成回路は、ＸＯＲ演算の演算結果に基づいて、アクセス対象データに関連するパリティビットを生成する。 - 特許庁

To provide an error correction decoder and an error correction decoding method which suppress increase of circuit scale by sharing circuits and performs Low-Density Parity-Check (LDPC) decryption corresponding to a plurality of coding ratios.例文帳に追加

回路を共有化して回路規模の増大を抑えつつ、複数の符号化率に対応したＬＤＰＣ（Low-Density Parity-Check）復号を行うこと。 - 特許庁

By using the written data supplied to the third latch circuit so as to generate the parity data, timing for generation of the parity data is advanced, and the parity data are quickly written into the core circuit.例文帳に追加

第３ラッチ回路に供給される書込みデータを用いてパリティデータを生成することで、パリディデータの生成タイミングを早くでき、パリティデータをコア回路に早く書き込むことができる。 - 特許庁

DISK ARRAY APPARATUS, RAID PARITY DATA GENERATION CIRCUIT, AND GALOIS FIELD MULTIPLYING CIRCUIT例文帳に追加

ディスクアレイ装置，ＲＡＩＤ用パリティデータ生成回路およびガロア体乗算回路 - 特許庁

To provide a test circuit of a memory circuit having a real cell array and a parity cell array.例文帳に追加

リアルセルアレイとパリティセルアレイを有するメモリ回路の試験回路を提供する。 - 特許庁

A parity check circuit 5 performs the parity check of the microinstruction stored in a microinstruction register 4, and transmits a parity error detection signal when an error is detected.例文帳に追加

パリティチェック回路５は、マイクロ命令レジスタ４に格納されたマイクロ命令のパリティチェックを行い、エラー検出時はパリティエラー検出信号を送出する。 - 特許庁

When data are reproduced, a reproduction signal from an optical disk 1 is demodulated in a demodulation circuit 3 and the data of the demodulated data and parity is stored in a DRAM 4 and the parity is stored in an SRAM 6 for parity.例文帳に追加

データ再生時、光ディスク１からの再生信号は復調回路３で復調され、復調されたデータとパリティのうちデータはＤＲＡＭ４にパリティはパリティ用のＳＲＡＭ６に格納される。 - 特許庁

A parity generation circuit 202 inverts generated parity data such that a parity error is intentionally detected in a CSE entry at a completion determination to execute an instruction retry.例文帳に追加

パリティ生成回路２０２は、生成したパリティデータを反転させることで完了判定時に意図的にＣＳＥエントリのパリティエラーを検出させ、命令リトライを実行させる。 - 特許庁

The regular data and the parity data are exchanged with each other by a a switch circuit SW, so that the regular data can be written to the parity cell array PCA and the parity data can be written to the regular cell array CA1.例文帳に追加

スイッチ回路ＳＷにより、レギュラーデータとパリティデータとを互いに入れ替えることで、レギュラーデータをパリティセルアレイＰＣＡに書き込み、パリティデータをレギュラーセルアレイＣＡ１に書き込むことができる。 - 特許庁

The memory card 1 incorporates a memory controller 11 and a parity data generating circuit 12 for generating parity data for determining the propriety of data transfer and has a terminal 13 for outputting parity data to the outside.例文帳に追加

メモリカード１は、メモリコントローラ１１の他、データ転送の良否を判定するためのパリティデータを生成するパリティデータ生成回路１２を内蔵し、そのパリティデータを外部に出力する端子１３を有する。 - 特許庁

When writing the data, a parity generation/ check/restoration circuit 5 generates parity data, when reading the data, it checks the parity data, and when an abnormal DIMM is therein, the data are restored from the normal DIMM.例文帳に追加

パリティ生成／チェック／再構成回路５は、データライト時にはパリティデータの生成、データリード時にはパリティデータのチェック、異常なＤＩＭＭが存在する場合には正常なＤＩＭＭからデータの再構成を行う。 - 特許庁

To provide an interface circuit which memorizes data which contains a parity bit even if a defective cell is in the parity bit cell of a memory cell array; and to provide a parity bit allocation method and a semiconductor memory.例文帳に追加

メモリセルアレイ中のパリティビットセルに不良セルがあってもパリティビットを含むデータを記憶することができるインターフェース回路、パリティビット割付方法及び半導体記憶装置を提供する。 - 特許庁

In the error correction circuit 3, an ECC frame holds divided shared parity data obtained by shrinking the first parity data of a plurality of data columns and dividing them during encoding, and the parity data of an error frame are generated from the divided shared parity data and the parity data regenerated from the ECC frame without an error during decoding to perform decoding.例文帳に追加

エラー訂正回路３は、ＥＣＣフレームが、符号化時に複数のデータ列の第１のパリティデータを縮退処理後に分割した分割共有パリティデータを保持し、復号時に分割共有パリティデータとエラーの無いＥＣＣフレームから再生成したパリティデータとから、エラーフレームのパリティデータを生成し、復号を行う。 - 特許庁

SEMICONDUCTOR STORAGE APPARATUS, AND METHOD FOR DETECTING FAILURE IN PARITY BIT GENERATING CIRCUIT例文帳に追加

半導体記憶装置、および、パリティビット発生回路の故障検出方法 - 特許庁

ARITHMETIC METHOD APPLIED TO LOW-DENSITY PARITY CHECK (LDPC) DECODER, AND CIRCUIT THEREOF例文帳に追加

低密度パリティ検査（ＬＤＰＣ）デコーダに応用する演算方法、及び、その回路 - 特許庁