「parity circuit」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To reduce a circuit scale without deteriorating decoding performance in decoding a LDPC (Low Density Parity Check) code.例文帳に追加

LDPC符号を復号する場合において、復号性能を劣化させずに、回路規模を削減する。 - 特許庁

To provide a technology by which parity is generated at high speed by a simple circuit structure.例文帳に追加

簡易な回路構成にて高速にパリティを生成する技術を提供する。 - 特許庁

The parity of the local parity cell 18a of the row corresponding to the error cell 18 reversed by a soft error and the parity of the global cell in the corresponding read/write circuit and error correction circuit 18b are detected.例文帳に追加

ソフトエラーによりビット反転したエラーセル１８に対応する行のローカルパリティセル１８ａのパリティ値、及び対応するリード／ライト回路およびエラー訂正回路１８ｂにおけるグローバルセルのパリティ値を検出する。 - 特許庁

A VME board is provided with a GA parity deciding part 2; a sub-address setting circuit 3; and a BAR address selector 4, and the GA parity deciding part 2 performs the parity decision of an input value from a physical slot information input circuit 1.例文帳に追加

ＶＭＥボードは、ＧＡパリティ判定部２と、サブアドレス設定回路３と、ＢＡＲアドレス選択器４とを備え、ＧＡパリティ判定部２において、物理スロット情報入力回路１からの入力値のパリティ判定を行う。 - 特許庁

On both sides of a parity cell array, a 1st regular cell array and a sub-parity generation circuit corresponding to the 1st regular cell array, and a 2nd regular cell array and a sub-parity generation circuit corresponding to the 2nd regular cell array are arranged.例文帳に追加

パリティセルアレイの両側に、第１レギュラーセルアレイおよびこの第１レギュラーセルアレイに対応するサブパリティ生成回路と、第２レギュラーセルアレイおよびこの第２レギュラーセルアレイに対応するサブパリティ生成回路とが配置される。 - 特許庁

At an engine as a receiving part for the video data, there are set a circuit which separates the actual video data and the parity data from the received video data and stores only the separated actual video data to a memory, and a circuit which executes a parity check from the actual video data and the parity data.例文帳に追加

また、ビデオデータの受信部であるエンジンでは、受信したビデオデータから実ビデオデータとパリティデータを切り分けし、切り分けられた実ビデオデータのみをメモリに格納する回路と実ビデオデータとパリティデータからパリティチェックを実施する回路を設ける。 - 特許庁

A parity error generation instruction circuit 7 instructs, when an external pality error generation control signal S2 is "1" in system software verification, a parity bit generation circuit 8 to generate a parity bit PB of an error value obtained by inverting a normal value, when a CPU 1 accesses an address which should generate a parity error in a pseudo manner within a memory 5.例文帳に追加

パリティエラー発生指示回路７は、外部パリティエラー発生制御信号Ｓ２＝“１”とされ、システムソフトウエア検証時とされると、ＣＰＵ１からメモリ５内の擬似的にパリティエラーを発生すべきアドレスにアクセスが行われたときに、正常値を反転してなるエラー値のパリティビットＰＢを生成することをパリティビット生成回路８に指示する。 - 特許庁

Then, the main control part 100 makes a parity generating circuit 421 or 521 in the relevant disk cache part read block data required for generating the updated parity data of the said stripe for the unit of a block through a cache memory 410 or 510 in the judged cache part 400 or 500 and generates correspondent parity data with the relevant parity generating circuit.例文帳に追加

そして主制御部１００は、上記ストライプの更新されたパリティデータをブロック単位で生成するのに必要なブロックデータを、判断したディスクキャッシュ部（４００または５００）内のキャッシュメモリ（４１０または５１０）を介して当該ディスクキャッシュ部内のパリティ生成回路（４２１または５２１）に読み込ませ、当該パリティ生成回路により対応するパリティデータを生成させる。 - 特許庁

A PI correction processing circuit 20 for performing error correction about an inner parity and a PO correction processing circuit 25 for performing error correction about an outer parity repeat alternatively error correction processing to the stored data.例文帳に追加

この格納されたデータに対して、内パリティＰＩについて誤り訂正を行うＰＩ訂正処理回路２０および外パリティＰＯについて誤り訂正を行うＰＯ訂正処理回路２５が交互に誤り訂正処理を繰り返し行う。 - 特許庁

The parity data d is inputted to an alert circuit 6, to be compared with the parity data e which is read from the memory circuit 3 to detect an error.例文帳に追加

このパリティデータｄは、警報回路６に入力され、メモリ回路３から読み出されてきたパリティデータｅと比較され、誤りを検出する。 - 特許庁

Data of the SRAM 5 are inputted in an error correcting circuit 7 at a PI sequence unit and then parity of the SRAM 6 is inputted in the error correcting circuit 7 and corrected data and parity are written in the SRAMs 5 and 6.例文帳に追加

ＳＲＡＭ５のデータがＰＩ系列単位で誤り訂正回路７に入力され次にＳＲＡＭ６のパリティが入力され、誤り箇所についてはＳＲＡＭ５，６に正しいデータやパリティが書き込まれる。 - 特許庁

A PI correction processing circuit 20 and a PO correction processing circuit 25 repeat an error correction processing for certain times on an inner parity PI and an outer parity PO of data for one block, which is read from DRAM 18.例文帳に追加

ＰＩ訂正処理回路２０及びＰＯ訂正処理回路２５は、ＤＲＡＭ１８から読み出した１ブロック分のデータに対して内パリティＰＩ及び外パリティＰＯについての誤り訂正処理を複数回に亘って繰り返し行う。 - 特許庁

At the same time, check information (such as a parity, for example), corresponding to the arithmetic result is prepared from the vector data by a result predictive circuit 13 and compared with check information (parity) prepared by the computing element 14 by a comparator circuit 15.例文帳に追加

同時にベクトルデータから結果予測回路１３で、演算結果に対するチェック情報（たとえばパリティ）を作成し、比較回路１５により演算器１４で作成されたチェック情報（パリティ）との比較を行う。 - 特許庁

A control circuit 51 controls a column decoder 54 and a parity column decoder 55 such that the timing of the input-output of a parity data to a memory cell array 52 is different from that of the input-output of data corresponding to the parity data to the memory cell array 52.例文帳に追加

制御回路５１は、メモリセルアレイ５２に対するパリティデータの入出力が、メモリセルアレイ５２に対するパリティデータに対応するデータの入出力のタイミングと異なるように、カラムデコーダ５４およびパリティカラムデコーダ５５を制御する。 - 特許庁

A parity bit is written in the least significant bit of the additional information and, at the time of shipment, the parity check logic circuits 10a-10d perform parity check of the additional information and only a semiconductor integrated circuit device 1 written with correct additional information is shipped.例文帳に追加

付加情報の最下位ビットにはパリティビットが書き込まれており、製品出荷時に、パリティチェック論理回路１０ａ〜１０ｄによって付加情報のパリティチェックを行い、該付加情報が正しく書き込まれている半導体集積回路装置１のみを出荷する。 - 特許庁

If the request to execute the instruction retry will cause a program stop by an instruction retry mechanism, and if verification is canceled, a parity check circuit 205 for detecting a parity error assumes that no parity error has been detected to deter the execution of the instruction retry.例文帳に追加

パリティエラーの検出をおこなうパリティチェック回路２０５は、命令リトライの実行を依頼すると命令リトライ機構によりプログラムが停止し、検証が中止されてしまう場合にはパリティエラーを検出しなかったものとし、命令リトライの実行を抑制する。 - 特許庁

Data sent from the processor 1 are separated by the selector 21 into data and vertical parity added to the data, the vertical parity is stored together in the memory (storage DRAM 24 for vertical parity) differen from for data storage, and the vertical parity ECC generating circuit 22 adds an error correction code(ECC) to make good use of the DRAMs without spoiling the reliability.例文帳に追加

処理装置１から送られたデータは、セレクタ２１によりデータと当該データに付加されている垂直パリティとを分離し、垂直パリティをデータ格納用とは別のメモリ（垂直パリティ用格納ＤＲＡＭ２４）にまとめて格納し、さらに、垂直パリティ用ＥＣＣ生成回路２２によりエラー訂正符号（ＥＣＣ）を付加することにより、信頼性を損なわずにＤＲＡＭを有効活用することが可能である。 - 特許庁

This pixel restoration circuit comprises a means for storing pixels with parity bits added in a pixel component unit, and a means for inspecting the parity bits at the scanning of the pixels, after rendering to convert them to video signal, and substituting, in case of an error detected, a value obtained by filtering a plurality of pixels in the vicinity of the parity error detection point by a parity error pixel.例文帳に追加

画素成分単位にパリティービットを付加して画素を画像メモリに記憶する手段と、レンダリング後にこれらを走査してビデオ信号に変換する際、パリティービットを検査し、エラーがある場合にはパリティーエラー検出点近傍の複数の画素をフィルタリングして得られた値をパリティーエラー画素と置き換える手段をもつ画素復元回路。 - 特許庁

A microinstruction execution part 6 stops, for example, the execution of the microprocessor when the parity error detection signal is transmitted from the parity check circuit 5.例文帳に追加

マイクロ命令実行部６は、パリティチェック回路５からパリティエラー検出信号が送出された場合は、例えば、マイクロプロセッサの実行を停止させる。 - 特許庁

To a parity check circuit 5 provided to a cache memory 1, address data to be accessed is inputted directly and the parity is checked.例文帳に追加

キャッシュメモリ１に設けられたパリティチェック回路５には、アクセスしようとするアドレスデータが直接入力されて、パリティチェックが行われている。 - 特許庁

In a parity generation circuit 63, parity bits are generated on the basis of the information bits input at mp bit units, and output at (q) bit units.例文帳に追加

パリティ生成回路６３においては、mpビット単位で入力された情報ビットに基づいてパリティビットが生成され、qビット単位で出力される。 - 特許庁

When a PCI parity error is generated in the POST, the CPU is allowed to know the generation of an SMI from a PCI south bridge circuit due to the PCI parity error.例文帳に追加

ＰＯＳＴ中にＰＣＩパリティエラーが発生すると、ＰＣＩサウスブリッジ回路から、ＳＭＩがＰＣＩパリティエラーにより発生したことを知る。 - 特許庁

An FEC input phase control circuit 130 extracts parity bits by prescribed bytes each, stores them to a storage circuit 140.例文帳に追加

ＦＥＣ入力位相制御回路１３０は、フレームからパリティを所定バイトずつ抽出して蓄積回路１４０に格納する。 - 特許庁

The electronic disk drive 2 comprises a selector 21, an ECC generating circuit 22 for vertical parity, an ECC check circuit 23 for vertical parity, a DRAM 24 for vertical parity storage, an ECC generating circuit 25 for data, an ECC check circuit 26 for data, and a DRAM 27 for data storage, and a processor 1 is connected to the selector 21.例文帳に追加

電子ディスク装置２は、セレクタ２１と、垂直パリティ用ＥＣＣ生成回路２２と、垂直パリティ用ＥＣＣチェック回路２３と、垂直パリティ格納用ＤＲＡＭ２４と、データ用ＥＣＣ生成回路２５と、データ用ＥＣＣチェック回路２６と、データ格納用ＤＲＡＭ２７と、により構成され、セレクタ２１に処理装置１が接続されている。 - 特許庁

Input data from an input terminal 1 are stored in a data storage part 4a of a storage circuit 4, and input parity corresponding to the input data is generated by a parity generating circuit 7, delayed by ≥1 bit through a write address delay circuit 8, and stored in a parity storage part 4b of the storage part 4a.例文帳に追加

記憶回路４のデータ記憶部４ａに入力端子１からの入力データを記憶すると共に、この入力データに対応する入力パリティをパリティ生成回路７で生成し、書き込みアドレス遅延回路８で１ビット以上遅延させて記憶回路４のパリティ記憶部４ｂに記憶させる。 - 特許庁

The serial/parallel conversion circuit 111 of a 1 side 11 restores the serial signals s13 to the parallel signals s14, parity signals p11 and the timing signals t10 and a parity check circuit 112 checks the parallel signals s14 by the parity signals p11, outputs s15 them to a state holding circuit 113 as state signals to be held when they are normal and clears holding data when they are abnormal.例文帳に追加

１ｓｉｄｅ１１のシリアルパラレル変換回路１１１は、シリアル信号ｓ１３をパラレル信号ｓ１４、パリティ信号ｐ１１、タイミング信号ｔ１０を復元し、パリティチェック回路１１２はパラレル信号ｓ１４をパリティ信号ｐ１１でチェックし正常であれば状態保持回路１１３に状態信号として出力ｓ１５して保持し、異常であれば保持データをクリアする。 - 特許庁

A receiver side STM descramble circuit 14 descrambles the parallel data 106 into the signal parallel data prior to bit rearrangement on the basis of the bit rearrangement information 110, checks parity by using parity bit 108 received from the high-speed interface circuit 10 via the receiver side STM frame synchronization circuit 12 and outputs a parity error alarm 114.例文帳に追加

受信側STM デスクランブル回路14では、ビット並べ替え情報110 に基づいてパラレルデータ106 からビット並べ替え前の元のパラレルデータを復元し、高速インタフェース回路10から受信側STM フレーム同期回路12を介して送られてくるパリティビット108 を用いてパリティチェックを行い、パリティ誤り警報114 を出力する。 - 特許庁

A timing control circuit controls the timing for reading out the data from the memory, the timing for outputting a packet from the packet processing circuit, and the timing for outputting a packet affixed with a parity bit from the parity processing circuit depending on the transmission rate of the transmission line.例文帳に追加

この時、タイミング制御回路により、伝送路の伝送レートに応じて、メモリからデータを読み出すタイミング、パケット処理回路からパケットを出力するタイミング、および、パリティ処理回路からパリティビットが付加されたパケットを出力するタイミングが制御される。 - 特許庁

A 2-multiplex circuit 19 skips idle bits or a parity bit to multiplex the parallel data into serial data.例文帳に追加

２多重回路１９は、空きビット又はパリティーをスキップして、並列データをシリアルデータに多重する。 - 特許庁

A high-speed interface circuit 10 converts received serial data 100 into parallel data 102 and generates a parity bit 104 of the parallel data 102.例文帳に追加

高速インタフェース回路10では、受信シリアルデータ100 をパラレルデータ102 に変換し、そのパラレルデータ102 のパリティビット104 を生成する。 - 特許庁

A test discriminating circuit compares data read out from the real cell array and the parity cell array with an expected value, and discriminates a test result.例文帳に追加

試験判定回路は、リアルセルアレイおよびパリティセルアレイから読み出されるデータを期待値と比較し、試験結果を判定する。 - 特許庁

The stored data are read and go through an interleaver 4 for generating a parity in an error correction coding circuit 6.例文帳に追加

蓄積されたデータは読み出されインターリーバ４を経由して誤り訂正符号化回路６でパリティが生成される。 - 特許庁

The image data and the parity that are stored in the SDRAM 3 are changed into a packet by a packet output circuit 113 for transmitting.例文帳に追加

ＳＤＲＡＭ３に蓄積された映像データおよびパリティはパケット出力回路１１３でパケット化され送信される。 - 特許庁

An FEC output phase control circuit 160 switches output from the delay data to the accumulated parity data when the signal C0 is inputted.例文帳に追加

ＦＥＣ出力位相制御回路１６０は信号Ｃ０が入力されると出力を遅延データから蓄積パリティデータに切り換える。 - 特許庁

To reduce a development period and a failure analysis period of a semiconductor memory by practicing the optimal layout of a parity generation circuit.例文帳に追加

パリティ生成回路を最適にレイアウトし、半導体メモリの開発期間および不良解析期間を削減する。 - 特許庁

The semiconductor integrated circuit device comprises parity check logic circuits 10a-10d, and fuse circuits 20-27 for writing additional information.例文帳に追加

半導体集積回路装置１には、パリティチェック論理回路１０ａ〜１０ｄ、付加情報を書き込む付加情報ヒューズ回路２０〜２７が設けられている。 - 特許庁

A test circuit 10 including a fuse for cut off test (parity fuse) 11 is provided in a redundant memory cell selection decoder 20.例文帳に追加

冗長メモリセル選択デコーダ２０に、切断試験用ヒューズ（パリティ・ヒューズ）１１を含むテスト回路１０を設ける。 - 特許庁

In a multiplexer 64, the parity bits are added to the information bits delayed in a delay circuit 61 and code bits are generated.例文帳に追加

マルチプレクサ６４においては、遅延回路６１において遅延された情報ビットに、パリティビットが付加されて符号ビットが生成される。 - 特許庁

To prevent a delay in the parity circuit and the number of elements thereof from being increased and to avoid a coupling coefficient from being exponentially increased with respect to an input number.例文帳に追加

パリティ回路の遅延及び素子を増大させず、かつ、結合係数が入力数に対して指数的に増大しないようにする。 - 特許庁

That is, part of write-in data generated by the pattern generating circuit is written directly in a parity cell array.例文帳に追加

すなわち、パターン生成回路が生成する書き込みデータの一部がパリティセルアレイに直接書き込まれる。 - 特許庁

To reduce a decoding processing time of a check matrix of a low-density parity-check code without increasing a circuit scale.例文帳に追加

回路規模を増加することなく、低密度パリティ検査符号の検査行列の復号処理時間を短縮する。 - 特許庁

Thus, the data of reversed error is corrected cell by changing the parity of the read/write circuit where the errors were found, the error correction circuit 18b, and the local parity cell 18a where the error was found.例文帳に追加

即ち、エラーが検出されたリード／ライト回路及びエラー訂正回路１８ｂ、並びにエラーが検出されたローカルパリティセル１８ａのパリティ値を変更することによって、データ反転したエラーセルを訂正することが可能である。 - 特許庁

While the data transmission circuit 64 is transmitting the recorded data from one of the storage areas (for example, A) for the buffer 22 for the error correction, a parity addition circuit 29 adds parity to the data recorded on the other storage area (for example, B) of the buffer 22 for the error correction.例文帳に追加

また、データ送信回路６４がエラー訂正用バッファ２２の一方の格納領域（例えば、Ａ）から記録データを送信している間に、パリティ付加回路２９がエラー訂正用バッファ２２の他方の格納領域（例えば、Ｂ）に記録されている記録データにパリティを付加する。 - 特許庁

Each controller integrated circuit (IC) is provided with a controller IC, a memory control logic controlling communication between the data memories connected to the controller IC, a parity logic calculating the parity information of the data communicated to or from the data memories, a logic communicating with IC accompanying the parity information to or from a companion IC and a logic communicating the data to or from the companion IC.例文帳に追加

各コントローラ集積回路（ＩＣ）は、コントローラＩＣと、コントローラＩＣに接続されたデータメモリとの間の通信を制御するメモリ制御ロジックと、データメモリに／から通信されるデータのパリティ情報を計算するパリティロジックと、パリティ情報を随伴するＩＣに／から通信するロジックと、随伴ＩＣに／からデータを通信するロジックとを備える。 - 特許庁

When the parity generating circuit 65a is selected, a 16 byte parity is generated by coding Reed-Solomon code of [146, 130, 17] for every lateral 130 bytes to a two-dimensional array of (8 x 130) byte data symbols.例文帳に追加

パリティ生成回路６５ａが選択された場合には、（８×１３０）バイトのデータシンボルの２次元配列に対して、横方向の１３０バイト毎に〔１４６、１３０、１７〕のリード・ソロモン符号の符号化を行い、１６バイトのパリティを生成する。 - 特許庁