「programmable counter」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A CPU 6 sends a DATA signal and a CLK signal to a PLLIC 1 to set desired frequencies for a programmable RF counter 2 or a programmable reference counter 9.例文帳に追加

ＣＰＵ６から、プログラマブルＲＦカウンタ２あるいはプログラマブルリファレンスカウンタ９に対する所望の周波数設定データが、ＤＡＴＡ信号、ＣＬＫ信号を使用してＰＬＬＩＣ１へ送出される。 - 特許庁

A performance counter 100 includes a first storing device 120, a second storing device 160, a programmable control logic 110 and a counting mechanism 150.例文帳に追加

性能カウンタは、第１の記憶装置、第２の記憶装置、プログラマブル制御ロジック、計数機構を含む。 - 特許庁

A CPU 17 sets set value data prescribing sending-out time intervals of successively sent-out packet data in a programmable counter 13.例文帳に追加

ＣＰＵ１７は、連続して送出するパケットデータの送出時間間隔を規定する設定値データをプログラマブルカウンタ１３に設定する。 - 特許庁

In the programmable controller with a slave unit 12 provided with a shared memory 13 for giving and receiving data, the shared memory 13 is provided with an input-output processing counter storage area 105 for writing a counter value, the counter value is updated each time the slave unit sends a reply, and the CPU unit confirms the update of the counter value.例文帳に追加

スレーブユニット１２がデータ授受のための共有メモリ１３を備えたプログラマブルコントローラにおいて、共有メモリ１３にカウンタ値を書き込む入出力処理カウンタ格納エリア１０５を備え、スレーブユニットが返信する毎に前記カウンタ値を更新し、前記ＣＰＵユニットが前記カウンタ値の更新を確認する。 - 特許庁

A determination circuit 13 reads the counted value of the programmable counter 12 to recognize the number of occurred slips, thereby conducting asynchronous decision, according to the number of the slips.例文帳に追加

判定回路１３ではプログラマブルカウンタ１２のカウント値を読み取ってスリップ発生回数を認識し、その回数に応じて非同期判定を行う。 - 特許庁

An error detector 221 identifies a fault notice code from an input signal and a programmable counter 223 counts the fault notice code by optional number of times.例文帳に追加

エラー検出器２２１は入力信号の中から障害通知符号を識別し、プログラマブルカウンタ２２３は任意の回数分障害通知符号をカウントする。 - 特許庁

The programmable decoder 107 issues a reset signal to the n bit counter at a cycle q times the oscillator cycle based on the count of the n bit counter 106 and the CODEj the ROM circuit 104 outputs.例文帳に追加

プログラマブルデコーダー１０７は、ｎビットカウンター１０６のカウント値と、ＲＯＭ回路１０４が出力するＣＯＤＥｊとに基づいて、オシュレーター周期のｑ倍の周期で、ｎビットカウンターに対してリセットを発行する。 - 特許庁

An optical output reset timer 224 stops an optical output to a LAN signal relaying apparatus for a fixed time and resumes the optical output when the programmable counter 223 fully counts the signal.例文帳に追加

光出力リセットタイマ２２４はプログラマブルカウンタ２２２がフルカウントした際にＬＡＮ信号中継器に対して一定の間、光出力を停止して再開させる。 - 特許庁

To provide a high-speed programmable synchronous counter for long wording in a high frequency band without using an IC for exclusive use while securing a high timing precision.例文帳に追加

専用ＩＣを用いずに、高周波帯において、語調の長い、プログラム可能な同期カウンタを、高いタイミング精度を保証しつつ実現する高速プログラマブル同期カウンタを提供する。 - 特許庁

To provide a liquid crystal panel driving system capable of reducing a programmable counter in a PLL loop by narrowing the frequency setting range of VCO 1, and to provide a liquid crystal display device using the same.例文帳に追加

ＶＣＯ１の周波数設定範囲を狭くし、ＰＬＬループ内のプログラマブルカウンタの削減ができる液晶パネル駆動システムとそれを用いた液晶表示装置を提供することを目的とする。 - 特許庁

The amplification factor of a PGA (programmable gain amph) 13 is controlled by a count value of a counter 12 which performs a counting action corresponding to a clock ADCK which is the sampling signal generated by the frequency synthesizer 11.例文帳に追加

この周波数シンセサイザ１１によって生成されるサンプリング信号であるクロックＡＤＣＫに応じてカウント動作を行うカウンタ１２のカウント値によって、ＰＧＡ１３の増幅率を制御する。 - 特許庁

The variable frequency divider is configured to count output of a modulus prescaler by a programmable counter, controls a frequency dividing ratio of the modulus prescaler based on the count value, and establishes a frequency dividing ratio from a fraction frequency dividing control unit.例文帳に追加

可変分周器は、モジュラスプリスケーラの出力をプログラマブルカウンタでカウントし、そのカウント値に基づきモジュラスプリスケーラの分周比が制御され、分数分周制御部から分周比が設定されるように構成される。 - 特許庁

To provide a variable frequency divider with a high degree of design freedom against capturing of erroneous data to a programmable counter in a particular input timing of a load enable signal and capable of early outputting a desired frequency division output on the basis of correct data.例文帳に追加

ロードイネーブル信号の特定入力タイミングでのプログラマブルカウンタへの誤データ取り込みに対して、設計自由度が高く、正しいデータに基づく所望の分周出力を早期に出力可能な可変分周器を提供する。 - 特許庁

To provide a reference voltage circuit not to make a change in a reference voltage signal VREF to be supplied to a power source block exert a counter effect upon an operation of a programmable frequency divider block without having to use individual pins controlling a plurality of switching transistors.例文帳に追加

複数のスイッチングトランジスタを制御する個別のピンが必要でなく、電圧源ブロックに供給されるＶＲＥＦにおける変化がプログラマブル分周器ブロックの動作に逆効果を及ぼすことのないような基準電圧回路を提供する。 - 特許庁

Using a 1/2-frequency divider 10 for re-timing the phase of a write clock with a read clock to facilitate phase determination, a D-FF 11 conducts retiming the 1/2-divided write clock with the read clock, to generate a counting clock of a programmable counter 12.例文帳に追加

書き込みクロックの位相を読み出しクロックでリタイミングして位相判定を容易にする１／２分周器１０を使用し、この１／２分周した書き込みクロックをＤ—ＦＦ１１で読み出しクロックにてリタイミングし、プログラマブルカウンタ１２のカウント用クロックを生成する。 - 特許庁

A high frequency clock VCLK is generated from a reference clock by a phase lock loop constituted of a phase comparator circuit 201, a low-pass filter 202, a voltage control oscillation circuit 203 and a programmable counter 204, and is frequency-divided by a 1/8 frequency divider circuit 206 so as to generate a pixel clock.例文帳に追加

位相比較回路２０１，ローパスフィルタ２０２，電圧制御発振回路２０３，プログラマブルカウンタ２０４によって構成する位相ロックループによって基準クロックから高周波クロックＶＣＬＫを生成し、これを１／８分周回路２０６によって分周して画素クロックを生成する。 - 特許庁

In the output component, the output from a input multiplexer 202 is clock driven by a cycle counter 200, stepped through the bit of a programmable control register 201, and connected with the D inputs of two D flip-flops 203 and 204 to transit their Q outputs with the positive and negative edges of a clock.例文帳に追加

出力構成要素では、入力マルチプレクサ２０２の出力は、サイクル・カウンタ２００でクロック駆動され、プログラム可能制御レジスタ２０１のビットを通してステップしかつ２つのＤフリップフロップ２０３と２０４のＤ入力に接続され、それらのＱ出力を、それぞれ、クロックの正エッジ、負エッジで遷移させる。 - 特許庁

A counter circuit (CNT) 120 counts a reference delay stage number DREF equivalent to one period of the clock, a duty adjustment circuit (DUTY-ADJ) 130 calculates a delay setting stage number DREFH on the basis of the reference delay stage number DREF and outputs it to the programmable delay line (DL-MTX) 140.例文帳に追加

カウント回路（ＣＮＴ）１２０は、クロックの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０は、基準ディレイ段数ＤＲＥＦに基づいてディレイ設定段数ＤＲＥＦＨを算出し、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力する。 - 特許庁