| 例文 |
shared cellの部分一致の例文一覧と使い方
該当件数 : 118件
Nonuniformity of the voltage, shared to each stacked cell in an electric double-layer capacitor in which a plurality of cells are stacked in series, is prevented by composing each packing 4 interposed between electrodes 2 with a conductive substance or a semiconductor substance.例文帳に追加
複数個のセルを直列に積層してなる積層型電気二重層キャパシタにおいて、電極２間に介装されるパッキン４を導電性物質又は半導電性物質で構成し、積層セルの電圧分担不均一を防止したことを特徴とする。 - 特許庁
A nonvolatile semiconductor memory 100 is provided with multiple write-in pipe lines 110-1 to 110-N respectively having a memory array, a timing circuit 140 successively starting write-in operation in these pipe lines and a shared charge pump and voltage adjustment circuit 150 operating the circuits by a programmed memory cell.例文帳に追加
不揮発半導体メモリが、それぞれがメモリアレイを有する多重書込みパイプラインと、前記パイプラインにおいて書込み動作を逐次開始するタイミング回路と、プログラムされたメモリセルによって回路を作動させる共有された電荷ポンプ及び電圧調節回路とを有する。 - 特許庁
Thus, the influence of a short circuit of a word line and a bit line caused at one side of a memory array side is transmitted to the other side of the memory cell array side by controlling the operation timing of the bit line separation signal by an external signal, defective bit lines of the shared sense amplifier can be detected.例文帳に追加
このように、ビット線分離信号の動作タイミングを外部信号によって制御することにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。 - 特許庁
A bit line corresponding to a selected memory cell is connected between write current control line of both sides of the corresponding memory block by turning on transistor switches 102, 103 in response to activation of a column selection line CSL shared between memory blocks, and a data write current flows.例文帳に追加
メモリブロック間で共有されるコラム選択線ＣＳＬの活性化に応答してトランジスタスイッチ１０２，１０３がオンすることによって、選択メモリセルに対応するビット線は、対応のメモリブロックの両側の書込電流制御線の間に接続されて、データ書込電流が流される。 - 特許庁
To reduce power consumption of a semiconductor storage device formed by hierarchizing an isolation signal generation circuit which adopts a shared sense amplifier system into a main isolation signal generation circuit and a sub isolation signal generation circuit and devises electric disconnection between a cell array and a sense amplifier.例文帳に追加
シェアドセンスアンプ方式を採用し、セルアレイとセンスアンプとの電気的切断を図るアイソレーション回路を制御するアイソレーション信号発生回路をメインアイソレーション信号発生回路とサブアイソレーション信号発生回路とに階層化してなる半導体記憶装置に関し、消費電力の低減化を図る。 - 特許庁
(1) In this manifold for fuel cell, a seal line is at least partially shared by a cathode gas passage and a cooling water passage, in the connection part of manifolds 28 and 29 within a stack 23 to stack outer pipes 30 and 31, and an O-ring 37 constituting the seal line is pressed by one flange 34.例文帳に追加
（１）燃料電池において、スタック２３内のマニホールド２８、２９とスタック外配管３０、３１との接続部で、カソードガスの流路と冷却水の流路とで、シールラインを少なくとも一部共有させ、該シールラインを構成するＯリング３７を１つのフランジ３４で押さえた燃料電池のマニホールド。 - 特許庁
In a mobile communication system where the public network and the private network are linked, the status information of a terminal within the private network is transmitted to the public network, such that the status of a private network subscriber within a public and private shared cell region is grasped on the public network.例文帳に追加
本発明は、公衆網と私設網が連動する移動通信システムで私設網内にある端末の状態情報を公衆網に伝達して公衆網で公衆及び私設共有セル領域内にある私設網加入者の状態を把握できるようにする。 - 特許庁
In the nonvolatile semiconductor memory device for programming memory cells which have a first or a second logic status, and for deleting them in sector units in accordance with input data having a plurality of bit information, the memory cell transistors of cell array block and transistors of column decoder block have a plurality of sectors which are formed by sharing a bulk area, to provide a sector structure formed of the shared bulk.例文帳に追加
第１または第２論理状態を有するメモリセルを、複数のビット情報を有する入力データに応じてプログラムしセクタ単位に消去する不揮発性半導体メモリ装置において、セルアレイブロックのメモリセルトランジスタとコラムデコーダーブロックのトランジスタが一つのバルク領域を共有して形成されたセクタを複数有し、共有バルクで形成されたセクタ構造を有する半導体メモリ装置とした。 - 特許庁
A programmable ROM block 20 provided in the integrated circuit device 10 has a memory cell MC in which a floating gate FG shared in each of gates of a writing/reading transistor 220 and an erasing transistor 230 is a single layer gate structure opposite to a control gate CG consisting of an impurity layer NCU via an insulation layer.例文帳に追加
集積回路装置１０に設けられたプログラマブルＲＯＭブロック２０は、書き込み／読み出しトランジスタ２２０及び消去トランジスタ２３０の各ゲートに共用されるフローティングゲートＦＧが、不純物層ＮＣＵより成るコントロールゲートＣＧと絶縁層を介して対向した単層ゲート構造であるメモリセルＭＣを有する。 - 特許庁
To provide a signal processor capable of reducing unnecessary access waiting time without requiring great reform of architecture or increase in a circuit scale or in a memory cell area for improving signal processing performance when a work memory is shared in the signal processor.例文帳に追加
本発明は、信号処理装置におけるワークメモリの共用に際して、アーキテクチャの大幅な見直しや回路規模或いはメモリセル面積の増大等を招くことなく、不要なアクセス待機時間を低減し、信号処理のパフォーマンスを向上することが可能な信号処理装置を提供することを目的とする。 - 特許庁
To provide a semiconductor device which is suitable for forming a transistor for memory cell and a transistor for a circuit with a high breakdown voltage on one and the same semiconductor substrate and which has such a structure that a side wall insulation film of a shared contact plug part is removed and has little deterioration in electric properties, and also to provide a method of manufacturing the same.例文帳に追加
メモリセル用のトランジスタと高耐圧回路部用のトランジスタとを１つの半導体基板上に形成するのに適しており、また、シェアードコンタクトプラグ部分の側壁絶縁膜が除去された構造で電気的特性の劣化の少ない半導体装置およびその製造方法を提供する。 - 特許庁
The cell processor can load, store, and save information relating to the operation of one or more of its synergistic processing elements (SPE) in units of migration called extended SPUlets that include either two or more SPU images or one or more SPU images and additional information related to operation of multiple SPU, e.g., shared initialized data.例文帳に追加
ＣＥＬＬプロセッサは、拡張ＳＰＵレットとよばれる移動可能単位にて、１以上のＳＰＥ（synergistic processing elements）の動作関連情報をロード、ストア、セーブ可能であり、拡張ＳＰＵレットは、２以上のＳＰＵイメージか、１以上のＳＰＵイメージと複数のＳＰＵの動作に関連する共有初期化データのような追加情報を含む。 - 特許庁
A WTRU (wireless transmit/receive unit) receives an HS-DSCH (high speed downlink shared channel) transmission only if the WTRU is in a Cell-FACH state, Cell-PCH state or URA-PCH state, and determines based on an H-RNTI (HS-DSCH radio network temporary identifier) associated with the WTRU whether to process the HS-DSCH transmission.例文帳に追加
ＷＴＲＵ（無線送受信ユニット）は、前記ＷＴＲＵが、Ｃｅｌｌ＿ＦＡＣＨ状態、Ｃｅｌｌ＿ＰＣＨ状態またはＵＲＡ＿ＰＣＨ状態にあることを条件に、ＨＳ−ＤＳＣＨ（高速ダウンリンク共有チャネル）伝送を受信し、および前記ＷＴＲＵに関連付けられたＨ−ＲＮＴＩ（ＨＳ−ＤＳＣＨ無線ネットワーク一時識別子）に基づいて前記ＨＳ−ＤＳＣＨ伝送を処理すべきか否かを決定する。 - 特許庁
Further, the device is provided with a spare discriminating circuit 5 holding the relieving information for relieving the memory cell which cannot take out the information normally, and shared respectively in replacement of the word line WL by the spare word line SWL based on this relieving information and change of a refresh period of the word line WL based on this relieving information.例文帳に追加
さらに正常に情報を取り出すことができないメモリセルを救済するための救済情報を保持し、この救済情報に基いたワード線ＷＬのスペアワード線ＳＷＬへの置き換え、および救済情報に基いたワード線ＷＬのリフレッシュ周期の変更でそれぞれ共有されるスペア判定回路５を具備する。 - 特許庁
The non-volatile semiconductor device includes a unit cell, comprising a plurality of transistors the source and drain regions of which are shared, wherein each of the plurality of transistors includes at least one control gate and at least one charge accumulation region, and each control gate is connected to at least one control voltage for shifting the threshold voltage of each transistor.例文帳に追加
不揮発性半導体素子は、ソース及びドレーン領域がそれぞれ共有される複数のトランジスタを備える単位セルを含み、複数のトランジスタは、それぞれ少なくとも一つのコントロールゲートと少なくとも一つの電荷蓄積領域とを含み、各コントロールゲートは各トランジスタのスレッショルド電圧をシフトするための少なくとも一つのコントロール電圧に連結される。 - 特許庁
A wireless communication device includes: a reception section for receiving an uplink channel; and a scheduler that variably determines the length of the transmission time interval (TTI) of an uplink and/or downlink shared channel on the basis of at least one of a mobile speed of the mobile terminal obtained from received information, a location of the mobile terminal in a cell, the provided throughput, and the number of repeating times.例文帳に追加
無線通信装置は、上りリンクチャネルを受信する受信部と、受信された情報から得られる移動端末の移動速度、セル内の位置、提供されているスループット、および再送回数の少なくとも１つに基づいて、上りリンクおよび／または下りリンクの共有チャネルの伝送タイムインターバル（ＴＴＩ）長を可変に決定するスケジューラと、を備える。 - 特許庁
A cell structure is realized by (i) providing a side wall control gate on the laminated film of oxide film, nitride film, oxide film (ONO) on both sides of a ward gate, and (ii) forming a control gate and a bit impurity film by self-alignment so that the control gate and the bit impurity film are shared between adjoining memory cells due to high integration.例文帳に追加
セル構造は、（ｉ）ワードゲートの両サイド上の酸化膜−窒化膜−酸化膜（ＯＮＯ）の積層膜上にサイドウォール制御ゲートを配設すること、および（ｉｉ）自己整合によって制御ゲートおよびビット不純膜を形成し、高集積のために隣接するメモリセル間の制御ゲートおよびビット不純膜を共有することによって実現される。 - 特許庁
The solid-state imaging device is configured with an NMOS TR (switching TR) 121 which is inversely in operation to an ON/OFF operation of NMOS TRs (reset TRs) 103p and 103q in each pixel cell and placed at a position just before an input node to especially a correlated double sampling circuit 111 on a common read line 109 shared by a plurality of the pixel cells.例文帳に追加
複数の画素セル間において共有される共通読み出し線１０９上の特に相関二重サンプリング回路１１１への入力ノードの直前の位置に、各画素セル内のＮＭＯＳトランジスタ（リセットトランジスタ）１０３ｐおよび１０３ｑのオン／オフ動作と逆に動作するＮＭＯＳトランジスタ（スイッチトランジスタ）１２１を設けて固体撮像素子を構成する。 - 特許庁
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