「transistor structures」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

First and second semiconductor chips have first and second MIS transistor structures of first conductivity types.例文帳に追加

第１、第２半導体チップは、それぞれ第１導電型の第１、第２ＭＩＳトランジスタ構造を有する。 - 特許庁

In this semiconductor device, the protection element 1 and a MOS transistor 15 share a part of their structures.例文帳に追加

本発明の半導体装置では、保護素子１とＭＯＳトランジスタ１５との構成の一部を共用する。 - 特許庁

In this semiconductor device, the protection element 1 and an NPN transistor 11 share a part of their structures.例文帳に追加

本発明の半導体装置では、保護素子１とＮＰＮトランジスタ１１との構成の一部を共用する。 - 特許庁

The emitter 83 and the collector 84 of the LDD structures improve breakdown voltage of the lateral pnp transistor 80.例文帳に追加

ＬＤＤ構造のエミッタ８３及びコレクタ８４は、ラテラルＰＮＰトランジスタ８０の耐圧を向上させる。 - 特許庁

To provide a SOI (semiconductor-on-insulator) type transistor, memory, and other DRAM circuits and an array, and a transistor gate array, and a method for forming such structures on a same substrate.例文帳に追加

セミコンダクタ・オン・インシュレータ型のトランジスタ、メモリ及び他のＤＲＡＭ回路及びアレイ、トランジスタゲートアレイ、及びそのような構造体を同一基板上に形成する。 - 特許庁

To stabilize the shapes of gate electrodes of an N-channel insulating gate type field effect transistor and a P-channel insulating gate type field effect transistor, of which gate electrode structures are different.例文帳に追加

ゲート電極構造が異なるＮｃｈ絶縁ゲート型電界効果トランジスタとＰｃｈ絶縁ゲート型電界効果トランジスタのゲート電極形状を安定化させる。 - 特許庁

To provide an optical sensor and an optical sensor array with the pixel structures simplified by eliminating a switching transistor for signal readout.例文帳に追加

光センサ、および光センサアレイにおいて、信号読出し用のスイッチングトランジスタを不要として、画素構造を簡素化する。 - 特許庁

To provide a highly productive thin film transistor(TFT) having different light-doped drain structures(LDD) on the same substrate, and to provide the manufacturing method of the LDD structures.例文帳に追加

本発明は、同一基板上に同時に異なるＬＤＤ構造を有する生産性の高いＴＦＴの作製方法およびその構造を提供することを目的としている。 - 特許庁

The epitaxial wafer for the field effect transistor comprises an InGaN low-temperature deposit layer 5 provided on the sapphire substrate 6, and GaN field effect transistor structures 1 to 3 provided on the layer 5 via a GaN buffer layer 4.例文帳に追加

サファイア基板６上にＩｎＧａＮ低温堆積層５を設け、そのＩｎＧａＮ低温堆積層５上に、ＧａＮバッファ層４を介して、ＧａＮ系電界効果トランジスタ構造１〜３を設ける。 - 特許庁

Using these multilayer structures, devices can be obtained including a metal paste transistor 1, a vertical cavity surface emitting laser, a magnetoresistance film, and a resonance tunnel diode.例文帳に追加

これらの多層構造体によれば、金属ベーストランジスタ１、面発光レーザ、磁気抵抗膜および共鳴トンネルダイオードなどのデバイスが得られる。 - 特許庁

Additionally, a transistor structure 210 of the neuron MOSFET is divided completely from the capacitor structures 241, 231 by the diving structure 270.例文帳に追加

それに加えて、ニューロンＭＯＳＦＥＴのトランジスタ構造体２１０は、分離構造体２７０によりコンデンサ構造体２４１、２３１から完全に分離される。 - 特許庁

The active element array type substrate is provided with a plurality of pixel structures thereon and each pixel structure is provided with a bottom gate type thin film transistor and a pixel electrode.例文帳に追加

アクティブ素子アレイ型基板上には複数の画素構造を備えるとともに、各画素構造はボトムゲート型薄膜トランジスタおよび画素電極を備えている。 - 特許庁

An emitter 83 and a collector 84 of the lateral pnp transistor 80 have same LDD structures as those of a source 61 and a drain 62 of MOSFET 60.例文帳に追加

ラテラルＰＮＰトランジスタ８０のエミッタ８３及びコレクタ８４は、ＭＯＳＦＥＴ６０のソース６１、ドレイン６２と同じＬＤＤ構造を有する。 - 特許庁

Spacer structures 242p and 242n of a field effect transistor have sections where bound charge carriers are concentrated, and zones 13n and 13p where mobile charge carriers are concentrated are generated in a semiconductor substrate 1 under the spacer structures.例文帳に追加

電界効果トランジスタのスペーサー構造２４２ｐ、２４２ｎには、束縛された電荷キャリアが部分的に濃縮されており、移動可能な電荷キャリアの濃縮帯１３ｎ、１３ｐが該スペーサー構造の下の半導体基板１の中に生じる。 - 特許庁

If the wiring selects the first withstanding voltage, both first and second output transistor structures are connected to the output terminal OUT, and the second output transistor structure is diode-connected to from electrostatic protection elements D1, D2.例文帳に追加

配線により第１の耐圧が選択されると、第１，第２の出力トランジスター構造の双方が出力端子ＯＵＴと接続され、第２の出力トランジスター構造は、ダイオード接続されて静電気保護素子Ｄ１，Ｄ２を形成する。 - 特許庁

A nonvolatile storage device having two-transistor one-bit unit cells which are the same or similar in the structures of the source areas and drain areas of storage cells can be formed.例文帳に追加

記憶セルのソース領域及びドレーン領域の構造が同一または類似の２トランジスター１ビット単位セルを有する不揮発性記憶装置を形成できる。 - 特許庁

To provide an improved metal-oxide-semiconductor field effect transistor (MOSFET) device with stress-inducing structures located at the source and drain (S/D) regions.例文帳に追加

ソースおよびドレイン（Ｓ／Ｄ）領域に位置する応力誘導構造を備えた改良された金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を提供することにある。 - 特許庁

Fast and efficient photodiodes having different structures are fabricated using CMOS processing technology by adapting the transistor structure to form a diode structure.例文帳に追加

ダイオード構造を形成するためにトランジスタ構造を適合させることによりＣＭＯＳ処理技術を使用して異なる構造を有する高速及び効率的なホトダイオードを製造する。 - 特許庁

The anode region of the photodiode corresponds to either PLDD region of a PMOS transistor or the P well of an NMOS transistor and two different photodiode structures having different anode region depths, and thereby a different thickness of drift region, are provided.例文帳に追加

該ホトダイオードのアノード領域はＰＭＯＳトランジスタのＰＬＤＤ領域か又はＮＭＯＳトランジスタのＰウエルのいずれかに対応しており、異なるアノード領域深さ、従って異なるドリフト領域厚さを有する２つの異なるホトダイオード構造を提供する。 - 特許庁

The anode region of the photodiode corresponds to either of the PLDD region of a PMOS transistor or the P-well of an NMOS transistor and two different photodiode structures having different anode region depths, and thereby a different drift region thickness, are provided.例文帳に追加

該ホトダイオードのアノード領域はＰＭＯＳトランジスタのＰＬＤＤ領域か又はＮＭＯＳトランジスタのＰウエルのいずれかに対応しており、異なるアノード領域深さ、従って異なるドリフト領域厚さを有する２つの異なるホトダイオード構造を提供する。 - 特許庁

If the operating voltage at the power supply terminal is increased, a pair of differential transistors (22 and 24) supply differential currents to current mirror structures of transistors (26 and 30), and increases the current of a driving transistor (36) to a value obtained by multiplying the current of a reference transistor (26) by a factor of n.例文帳に追加

における動作電圧が上昇する場合、差動トランジスタ対（２２，２４）は、差動電流をトランジスタ（２６，３０）の電流ミラー構成へ供給し、駆動トランジスタ（３６）の電流を参照トランジスタ（２６）の電流のｎ倍に基づく値に増加させる。 - 特許庁

The bulky structures of the source and the drain in the MIS type field-effect transistor can be formed in which gate electrode are composed of metals by a film formation method at a low temperature of 500 to 600°C.例文帳に追加

５００℃〜６００℃の低温での膜形成方法によりゲート電極がメタルで構成されたＭＩＳ型電界効果トランジスタでの、ソース部及びドレイン部のかさ上げ構造を形成することができる。 - 特許庁

This neuron MOSFET also comprises conductive layers 200, 230 and 240 arranged adjacently to gate structures 230, 240 of the capacitors and a floating gate 200 of the transistor structure and forms them.例文帳に追加

このニューロンＭＯＳＦＥＴはまた、コンデンサのゲート構造体２３０、２４０およびこのトランジスタ構造体の浮遊ゲート２００を形成する隣接する導電体層２００、２３０および２４０を有する。 - 特許庁

The transistor device includes: a source and a drain (S and D) regions; nano-tube structures (2 and 3) for providing paths of charge carriers between the source region and the drain region; and a gate region (4).例文帳に追加

トランジスタデバイスであって、ソース領域とドレイン領域（ＳとＤ）と、前記ソース領域とドレイン領域との間に電荷キャリアのパスを提供するナノチューブ構造体（２と３）と、ゲート領域（４）とを具備するトランジスタデバイス。 - 特許庁

The organic transistor has an organic semiconductor layer which contains at least one kind of oligomer or polymer, containing at least two structures represented by formula (1).例文帳に追加

有機半導体層を有する有機トランジスタにおいて、該有機半導体層に一般式（１）で表される構造を少なくとも２つ含有してなるオリゴマーまたはポリマーを少なくとも１種含有してなる有機トランジスタ。 - 特許庁

When measuring the film thickness on the gate of the transistor, an optical model is prepared to constitute a measuring object by the composition of respective different film structures of a gate area, an active area and an element separation area, and the surface film thickness on the gate is calculated by fitting.例文帳に追加

トランジスタのゲート上膜厚を計測する際、計測対象をゲート領域、活性領域、素子分離領域とそれぞれ異なる膜構造の合成で構成される光学モデルを作成し、フィッティングによりゲート上表面膜厚を算出する。 - 特許庁

The structure of the semiconductor device in which even when the defect occurs, its effect does not bring about a leakage current for deteriorating the transistor characteristics or the holding characteristics of a memory and the method for manufacturing the device for realizing these structures are provided.例文帳に追加

又は結晶欠陥がたとえ発生してもその効果がトランジスタ特性や、メモリの保持特性を悪化させるようなリーク電流とならないような半導体装置の構造、及びこれらの構造を実現するための製造方法を提供する。 - 特許庁

The active pixel sensor has a plurality of unit pixels comprised of three pixels, and each unit pixel is equipped with a photodiode having three polygonal structures, a floating diffusion shared by the three pixels, first to third transmission transistors arranged between each photodiode and the floating diffusion, a reset transistor connected to the floating diffusion, and a selection transistor and an amplifier transistor connected in series with the floating diffusion.例文帳に追加

三つのピクセルで構成された単位ピクセルを複数個備え、単位ピクセルそれぞれは、三つの六角形構造のフォトダイオード、三つのピクセルに共有されるフローティングディフュージョン、フォトダイオードそれぞれとフローティングディフュージョンとの間に配置される第１〜第３伝送トランジスタ、フローティングディフュージョンと連結されるリセットトランジスタ、及びフローティングディフュージョンと直列連結される選択トランジスタ及び増幅トランジスタを備える能動ピクセルセンサである。 - 特許庁

The transition to the bend alignment can be easily expanded to adjacent pixels successively by a simple structure wherein depressions, thin step parts and tapers are formed on respective wiring structures of a scanning signal line, a video signal line, a common electrode, etc., which form a TFT(thin film transistor).例文帳に追加

TFTを形成する、走査信号線、映像信号線、共通電極等、各々の配線構造に、くぼみや膜厚が薄い段差部分、テーパーを形成すると言う簡単な構造により、ベンド配向の広がりが容易に隣の画素へ次々と広がって行く。 - 特許庁

The total thickness of the epitaxially grown layers is controlled to 0.3-1.0 μm by providing the low-temperature-deposited InGaN layer 5 on a sapphire substrate 6 and GaN-based field effect transistor structures 1-3 on the layer 5 through a GaN buffer layer 4.例文帳に追加

サファイア基板６上にＩｎＧａＮ低温堆積層５を設け、そのＩｎＧａＮ低温堆積層５上に、ＧａＮバッファ層４を介して、ＧａＮ系電界効果トランジスタ構造１〜３を設け、成長層の総膜厚を０．３μｍ以上１μｍ以下とする。 - 特許庁

To provide a manufacturing method of a MIS transistor in which the diffusion of ions into source/drain regions and other diffusion of ions into an extension are carried out as being separately controlled so as to obtain the optimal structures of them by protecting the extension against unnecessary diffusion of ions caused by the influence of a drive of the source/drain regions.例文帳に追加

ソース／ドレインのドライブの影響によるエクステンションの不要な拡散を防止することにより、ソース／ドレインの拡散とエクステンションの拡散とを独立して制御し、それぞれに対して最適な構造を得ることができるＭＩＳトランジスタの製造方法を提供する。 - 特許庁

The emitter 83 and the collector 84 of the LDD structures are manufactured by forming poly-si gates 210 and 211 in a lateral pnp transistor forming region 200 at the time of forming a poly-si gate 210 in a MOSFET forming region 100, and implanting ions twice in the region 200 in the same way as in the region 100.例文帳に追加

ＬＤＤ構造のエミッタ８３及びコレクタ８４は、ＭＯＳＦＥＴ形成領域１００にpoly-siゲート２１０を形成するときに、ラテラルＰＮＰトランジスタ形成領域２００にもpoly-siゲート２１０、２１１を形成し、領域２００に対しても領域１００に対してと同様に二回のイオン注入を行なうことによって製造される。 - 特許庁