「type 2」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

The vertical junction field effect transistor 1a includes an n+-type drain semiconductor part 2, an n-type drift semiconductor part 3, a p+-type gate semiconductor part 4, an n-type channel semiconductor part 5, and an n+-type source semiconductor part 7.例文帳に追加

本発明に係る縦型ＪＦＥＴ１ａは、ｎ^＋型ドレイン半導体部２と、ｎ型ドリフト半導体部３と、ｐ^＋型ゲート半導体部４と、ｎ型チャネル半導体部５と、ｎ^＋型ソース半導体部７とを備える。 - 特許庁

An n-type substrate 1, n-type buffer layer 2, GRIN-SCH-MQW active layer 3, p-type spacer layer 4, p-type clad layer 6, p-type contact layer 7, and p-side electrode 10 are successively laminated upon an n-side electrode 11 in this order.例文帳に追加

ｎ側電極１１の上にｎ−基板１、ｎ−バッファ層２、ＧＲＩＮ−ＳＣＨ−ＭＱＷ活性層３、ｐ−スペーサ層４、ｐ−クラッド層６、ｐ−コンタクト層７、ｐ側電極１０の順に積層する。 - 特許庁

The semiconductor device 100 includes: a semiconductor element 30 having a P-type well 9 and an N-type diffusion layer 2 to be formed on the P-type well 9; and a P-type diffusion resistance 40 to be formed on the N-type well 8.例文帳に追加

本発明による半導体装置１００は、Ｐ型ウェル９とＰ型ウェル９上に形成されるＮ型拡散層２とを備える半導体素子３０と、Ｎ型ウェル８上に形成されるＰ型拡散抵抗４０とを具備する。 - 特許庁

A p-type base layer 4 is formed on the surface of an n-type base layer 3 on the side opposite to the p-type emitter layer 1 and the collector electrode 2, and an n-type source layer 5 is formed on the surface of the p-type base layer 4.例文帳に追加

ｎ型ベース層３のｐ型エミッタ層１、コレクタ電極２とは反対側の表面にｐ型ベース層４が形成され、ｐ型ベース層４の表面にｎ型ソース層５が形成されている。 - 特許庁

The laser part 2 and the light deflection part 3 are configured by successively laminating an n-type clad layer, an n-type guide layer, a multiple quantum well layer, a p-type guide layer, a p-type clad layer and a p-type contact layer on an n-GaAs substrate.例文帳に追加

またレーザ部２及び光偏向部３は、ｎ−ＧａＡｓ基板上に、ｎ型クラッド層、ｎ型ガイド層、多重量子井戸層、ｐ型ガイド層、ｐ型クラッド層、ｐ型コンタクト層が順次積層されて構成されている。 - 特許庁

The nitride semiconductor laminated structure section 2 is provided with an n-type layer 3, a p-type GaN layer 4 laminated and formed on the n-type layer 3, and an n^+type GaN layer 5 laminated and formed on the p-type GaN layer 4.例文帳に追加

窒化物半導体積層構造部２は、ｎ型層３と、ｎ型層３上に積層形成されたｐ型ＧａＮ層４と、ｐ型ＧａＮ層４上に積層形成されたｎ^＋型ＧａＮ層５とを備えている。 - 特許庁

The element is provided with a p-type semiconductor substrate 1, a p-type well layer 3 formed above the substrate, an n-type photoelectric conversion layer formed within a p-type well layer 3 as a light receiving portion 4, and a floating n-type accumulation layer 2 between the p-type semiconductor substrate and the p-type well layer 3.例文帳に追加

ｐ型半導体基板１とその上部に形成されたｐ型ウエル層３と、ｐ型ウエル層３内に受光部４として形成されたｎ型光電変換層を有し、ｐ型半導体基板１とｐ型ウエル層３との間にフローテイングＮ型蓄積層２を有している。 - 特許庁

To provide a method for discriminating sensitivity to type 2 diabetes by identifying a gene related to the crisis of the type 2 diabetes and by using the polymorphism.例文帳に追加

2型糖尿病の発症に関連する遺伝子を同定し、その多型を利用して、2型糖尿病に対する感受性を判別する方法を提供すること。 - 特許庁

In the state where the internal pressure of the lead acid battery 9 exceeds the given pressure, the cap type safety valve 2 is moved upward, and the cap type safety valve 2 is not in contact with the contact part 5, charging is not performed.例文帳に追加

一方、制御弁式鉛蓄電池9の内部圧力が一定の圧力を超えて、キャップ式安全弁2が上方向に移動して、キャップ式安全弁2と接触部5とが接触していない状態では、充電がされないようにする。 - 特許庁

Impurity surface concentration of the first p-type region 6a is 1.8×10^13 to 4×10^13cm^-2, and impurity surface concentration of the second p-type region 6b is 1×10^13 to 2.5×10^13cm^-2.例文帳に追加

第１のｐ型領域６ａの不純物面濃度は、１．８×１０^13〜４×１０^13ｃｍ^-2であり、第２のｐ型領域６ｂの不純物面濃度は、１×１０^13〜２．５×１０^13ｃｍ^-2である。 - 特許庁

A control valve type lead accumulator 2 is manufactured by thermally welding the cover 13 on the battery jar 12 after inserting an electrode plate group in the battery jar 12, and the set battery main body 1 is manufactured by using the control valve type lead accumulator 2.例文帳に追加

前記電槽12に極板群を挿入した後、前記電槽12に前記蓋13を熱溶着して制御弁式鉛蓄電池2を作製し、該制御弁式鉛蓄電池2を用いて組電池本体1を作製する。 - 特許庁

This raised flooring type working vehicle is obtained by mounting a driving conveyer 5 toward longitudinal direction on the inside of a vehicle which is gate type-like when viewed from the front and is formed of lateral traveling devices 2 and 2 and a load-carrying platform 4 for connecting the upper parts of the traveling devices 2 and 2.例文帳に追加

左右の走行装置２，２と、該走行装置２，２の上部を連結する荷台４で形成した正面視門型状の車体の内側に、前後方向に向けて駆動コンベア５を装架する。 - 特許庁

The well 2 is connected to a power source terminal Vcc, at a position not shown in the Fig. by an n-type diffusion layer 7 formed on the surface, with a p-type well 3 which is shallower than the well 2 formed on the surface.例文帳に追加

ウエル2は表面に形成されたn型の拡散層7により、図示しない位置において電源端子Vccへ接続され、表面には、ウエル2よりも深さが浅いp型のウエル3が形成されている。 - 特許庁

The battery unit includes the coin type battery 1, lead wires 2, 2 electrically connected to positive and negative electrodes of the coin type battery 1, and a connector 3 for connection with external apparatus, mounted on free ends of the lead wires 2, 2.例文帳に追加

本発明にかかる電池ユニットは、コイン型電池１と、コイン型電池１の正負極に電気的に導通されたリード線２・２と、リード線２・２の遊端部に装着された外部機器との接続用のコネクタ３とを含む。 - 特許庁

The second conductive (p-type) diffusion region (body region) 2 is formed on the surface side of the first conductive type (n-type, for example), which is used as a drain region 1, and the first conductive type (n-type) source region 3 is formed on the surface side of the diffusion region 2.例文帳に追加

ドレイン領域１とする第１導電形（たとえばｎ形）の半導体層の表面側に第２導電形（ｐ形）の拡散領域（ボディ領域）２が形成され、その拡散領域２の表面側に第１導電形（ｎ形）のソース領域３が形成されている。 - 特許庁

An n+-type drain diffused region 2 is formed in an n-type semiconductor layer 1 on an insulating layer 11; and a drift region 1a, a p-type well diffused region 4, an n+-type source diffused layer 3 and a n+-type base diffused region 9 are formed so as to surround the diffused region 2.例文帳に追加

絶縁層１１上のｎ形半導体層１内に、ｎ^+形ドレイン拡散領域２が形成され、ドリフト領域１ａ、ｐ形ウェル拡散領域４、ｎ^+形ソース拡散領域３、ｐ^+形ベース拡散領域９がｎ^+形ドレイン拡散領域２を囲むように形成されている。 - 特許庁

A source region is formed by an n^+-type substrate, a trench 2 is formed on a principal surface of the n^+-type substrate, and then a p-type base region 3, an n^--type drift region 4, and an n^+-type drain region 5 are sequentially epitaxially grown in the trench 2.例文帳に追加

ｎ^+型基板１によってソース領域を構成し、ｎ^+型基板１の主表面にトレンチ２を形成したのち、トレンチ２内にｐ型ベース領域３、ｎ^-型ドリフト領域４およびｎ^+型ドレイン領域５を順にエピタキシャル成長させる。 - 特許庁

When the mobile terminal 2 accesses the server system 1, terminal type determining means 15 determines the type of the terminal 2 accessing the server system 1 and reads out ranking information on a terminal type basis according to the terminal type from the ranking database 14 to display to the mobile terminal 2.例文帳に追加

携帯電話２がサーバシステム１にアクセスすると、機種判別手段１５がアクセス中の携帯電話２の機種を判別し、機種に応じた機種別ランキング情報をランキングデータベース１４から読み出して携帯電話２に表示する。 - 特許庁

In the semiconductor device having parallel p-n layers with n-type drift regions 2 and p-type partition regions 3, the drift region 2 and the partition region 3 being alternately arranged, a second trench 4 into which a gate electrode 7 is to be embedded is formed above the n-type drift region 2 or the p-type partition region 3.例文帳に追加

ｎ型ドリフト領域２とｐ型仕切領域３とを交互に配置した並列ｐｎ層を有する半導体装置において、ｎ型ドリフト領域２またはｐ型仕切領域３の上部に、ゲート電極７を埋め込むための第２トレンチ４が設けられている。 - 特許庁

Style 1 (No. 2 (second generation), 6, 7) - Made by Nasmyth, Wilson & Co., Ltd. in 1898, 1903 in England, the wheel arrangement 2-4-2 (1B1) tank locomotive→Railway Bureau JNR steam locomotive type 400 (643-645) 例文帳に追加

形式1（2（2代），6，7）-1898年、1903年英ナスミス・ウィルソン社製・軸配置2-4-2(1B1)タンク機→鉄道院国鉄400形蒸気機関車（643～645） - Wikipedia日英京都関連文書対訳コーパス

The industrial designs application (Sec. 7(3) of the Industrial Designs Law; Sec. 2(1) No. 5, second sentence, of the Type Faces Law) shall consist of: 例文帳に追加

工業意匠の出願(意匠法第7条[3]及びタイプフェイス法第2条[1](5)第2文)は，次により構成されるものとする。 - 特許庁

The type information of the prize 2 may be the color of the prize 2 or may be recorded in an IC chip incorporated in the prize 2.例文帳に追加

景品２の種類情報は、景品２の色であってもよいし、景品２に内蔵されたＩＣチップに記録されたものであってもよい。 - 特許庁

This modified cross section fiber 2 is formed to have a form of arranging two C-type pattern parts 201, 202 as overlapping.例文帳に追加

異形断面糸2において、2個のC型パターン部201、202が重畳的に配された形状を持つように形成する。 - 特許庁

The section stretching north of the Oguraike tollbooth has four lanes (Type 2 Class 2; design speed 60 km/h), the section from the Oguraike tollbooth to Kumiyama Junction has four lines (Type 1 Class 3; design speed 80 km/h), and the section stretching south of Kumiyama Junction has six lines (Type 1 Class 3; design speed 80 km/h). 例文帳に追加

巨椋池本線料金所以北は4車線（第2種第2級・設計速度60km/h）、巨椋池本線料金所から久御山ジャンクションまでは4車線（第1種第3級・設計速度80km/h）、久御山JCT以南は6車線（第1種第3級・設計速度80km/h）である。 - Wikipedia日英京都関連文書対訳コーパス

The boehmite-type and gibbsite-type aluminum hydroxides are 100-500 m^2/g and 5-100 m^2/g in BET specific surface area, respectively and further, the gibbsite-type has the main particle size of 0.1 to 2 μm and the sodium content (Na_2O) of 0.01 to 2 mass%.例文帳に追加

使用量比は１：９９〜２０：８０、ベーマイト型水酸化アルミニウムはＢＥＴ比表面積１００〜５００ｍ^2／ｇのもの、ギブサイト型水酸化アルミニウムはＢＥＴ比表面積５〜１００ｍ^2／ｇ、中心粒子径０．１〜２μｍ、ナトリウム含有量（Ｎａ_2Ｏ）０．０１〜２質量％のものである。 - 特許庁

The n-type base region (2) has a recombination region (21) formed between the p-type base region (3) and a collector electrode (8), and the recombination region (21) acquires minority carriers accumulated around the recombination region (21) within the n-type base region (2) and improves the recovery property of the diode.例文帳に追加

Ｎ型ベース領域(2)は、Ｐ型ベース領域(3)とコレクタ電極(8)との間に形成された再結合領域(21)を備え、再結合領域(21)は、Ｎ型ベース領域(2)内で再結合領域(21)の周辺に蓄積された少数キャリアを捕獲し、ダイオードのリカバリー特性を改善する。 - 特許庁

A thermal/electrical conversion module 1 according comprises an n-type semiconductor region 2 containing bismuth and tellurium, a p-type semiconductor region 3 containing bismuth and tellurium, porous ceramics 4 for bundling the n-type semiconductor region 2 and the p-type semiconductor region 3, and electrodes 5A, 5B for connecting the n-type semiconductor region 2 and the p-type semiconductor region 3.例文帳に追加

本発明の熱電変換モジュール１によれば、ビスマス及びテルルを含むＮ型半導体領域２と、ビスマス及びテルルを含むＰ型半導体領域３と、Ｎ型半導体領域２と、Ｐ型半導体領域３とを結束する多孔質セラミックス４と、Ｎ型半導体領域２とＰ型半導体領域３とを接続する電極５Ａ、５Ｂとを備えて構成する。 - 特許庁

A semiconductor apparatus includes: an n+ type semiconductor substrate 1; an n- type drift region 2 formed on the upper surface of the n+ type semiconductor substrate 1; an anode electrode 3 formed on the upper surface of the n- type drift region 2 and forming a Schottky junction A with the n- type drift region 2; and a cathode electrode 4 electrically connected to the n+ type semiconductor substrate 1.例文帳に追加

半導体装置は、ｎ＋型半導体基板１と、ｎ＋型半導体基板１の上面上に設けられたｎ−型ドリフト領域２と、ｎ−型ドリフト領域２の上面上に設けられ、ｎ−型ドリフト領域２とショットキー接合Ａを形成するアノード電極３と、ｎ＋型半導体基板１に電気的に接続されたカソード電極４とを備える。 - 特許庁

The vertical junction FET 1a comprises an n^+-type drain semiconductor 2, an n-type drift semiconductor 3, a p^+-type gate semiconductor 4, an n-type channel semiconductor 5, an n^+-type source semiconductor 7 and a p^+-type gate semiconductor 8.例文帳に追加

本発明に係る縦型ＪＦＥＴ１ａは、ｎ^＋型ドレイン半導体部２と、ｎ型ドリフト半導体部３と、ｐ^＋型ゲート半導体部４と、ｎ型チャネル半導体部５と、ｎ^＋型ソース半導体部７と、ｐ^＋型ゲート半導体部８とを備える。 - 特許庁

A lower current route comprised of an N-type area 5, a P-type area 6 and an N-type area 7 is formed in the silicon substrate 2, and an upper current route comprised of an N-type area 8, a P-type part 9 and an N-type part 10 is formed in the silicon film 4.例文帳に追加

シリコン基板２には、Ｎ型領域５、Ｐ型領域６及びＮ型領域７からなる下側の電流経路を形成し、シリコン膜４には、Ｎ型部分８、Ｐ型部分９及びＮ型部分１０からなる上側の電流経路を形成する。 - 特許庁

On a sapphire substrate 1, an n-type GaN contact layer 2, an n-type AlInGaN/AlGaN super lattice layer 3, an active layer 4, a p-type AlGaN block layer 8, and a p-type GaN contact layer 5 are formed, and an n-type electrode 7 and a p-type electrode 6 are provided.例文帳に追加

サファイア基板１の上に、ｎ型ＧａＮコンタクト層２、ｎ型のＡｌＩｎＧａＮ／ＡｌＧａＮ超格子層３、活性層４、ｐ型ＡｌＧａＮブロック層８、ｐ型ＧａＮコンタクト層５が積層され、ｎ電極７とｐ電極６が設けられている。 - 特許庁

An n-type InP clad layer 2, a GRIN-SCH-MQW active layer 3, a p-type InP spacer layer 4, a p-type InP clad layer 6 and a p-type InGaAsP contact layer 8 are sequentially laminated on an n-type InP substrate 1, and an n-type electrode 11 is disposed on the lower part of the substrate 1.例文帳に追加

ｎ−ＩｎＰ基板１上に順次ｎ−ＩｎＰクラッド層２、ＧＲＩＮ−ＳＣＨ−ＭＱＷ活性層３、ｐ−ＩｎＰスペーサ層４、ｐ−ＩｎＰクラッド層６、ｐ−ＩｎＧａＡｓＰコンタクト層８を積層し、ｎ−ＩｎＰ基板１の下部にはｎ型電極１１を配置する。 - 特許庁

A diode which is composed of a p-type diffusion layer 9 and an n^--type epitaxial layer 2 is formed in a region of the n-type epitaxial layer 2 immediately beneath the laser diode 11.例文帳に追加

レーザダイオード１１の直下のｎ^−型エピタキシャル層２の領域に、ｐ型拡散層９とｎ^−型エピタキシャル層２とにより構成されるダイオードを形成する。 - 特許庁

An N type epitaxial layer 2 is formed on a surface of a P type semiconductor substrate 1, and a P type well layer 4 is formed on a surface of the epitaxial layer 2.例文帳に追加

Ｐ型の半導体基板１の表面にＮ型のエピタキシャル層２が形成され、エピタキシャル層２の表面にはＰ型のウェル層４が形成されている。 - 特許庁

The active layer 5 comprises InGaAsP which lattice-matches with the n-type GaAs substrate 2 while the p-type clad layer 7 comprises AlGaInP which lattice-matches with the n-type GaAs substrate 2.例文帳に追加

活性層５は、ｎ型ＧａＡｓ基板２と格子整合するＩｎＧａＡｓＰより成り、また、ｐ型クラッド層７は、ｎ型ＧａＡｓ基板２と格子整合するＡｌＧａＩｎＰより成る。 - 特許庁

Also, the amount of the hole implanted in the n-type semiconductor layer 2 is reduced depending on a natural oxide film formed between the n-type semiconductor layer 2 and p-type polysilicon layer 7.例文帳に追加

またｎ−型半導体層２とｐ型ポリシリコン層７の間に形成される自然酸化膜によっても、ｎ−型半導体層２に注入されるホール量を低減できる。 - 特許庁

This exhaust gas purifying catalyst comprises a solid carrier 2, the molten salt type catalyst layer 3 supported on the solid carrier 2 and catalyst particles 4 supported on the molten salt type catalyst and a part of the catalyst particles 4 are exposed to the surface of the molten salt type catalyst layer 3.例文帳に追加

固体担体２と、固体担体２に担持された溶融塩型触媒層３と、溶融塩型触媒層３に担持された触媒粒子４と、からなり、触媒粒子４の一部が溶融塩型触媒層３の表面に表出している。 - 特許庁

An n-type etching stop layer 2 is provided on an n-type semiconductor substrate 1, and an n-type stripe-like ridge layer 3 is formed partly in the stop layer 2.例文帳に追加

ｎ形の半導体基板１上にｎ形のエッチングストップ層２が設けられ、そのエッチングストップ層２上の一部にｎ形のストライプ状リッジ層３が形成されている。 - 特許庁

A p-type base layer 3 is formed at a specified depth under the surface of an epitaxial layer 2, at the center part of the n-type epitaxial layer 2 formed on an n-type semiconductor board 1.例文帳に追加

ｎ型の半導体基板１上に形成されたｎ型のエピタキシャル層２の中央部には、エピタキシャル層２の表面から一定の深さにかけてｐ型のベース層３が形成されている。 - 特許庁

This is a semiconductor substrate where n-type drift region 2 which is set at desired dopant density is formed on a n+ type substrate 1 is formed, and a trench 10 is formed in the n-type drift region 2.例文帳に追加

ｎ^＋型基板１上に所望のドーパント濃度とされたｎ型ドリフト領域２が形成された半導体基板において、ｎ型ドリフト領域２にトレンチ１０を形成する。 - 特許庁

Before or after implanting p-type impurity ions for forming a source region 4 and a drain region 5 in an n^-type epitaxial layer 2, a silicon oxide film 6 is formed on the n^-type epitaxial layer 2 as a cap layer.例文帳に追加

ｎ^-型エピ層２にソース領域４、ドレイン領域５を形成するためのｐ型不純物のイオン注入を行う前あるいは後、ｎ^-型エピ層２の上にキャップ層としてシリコン酸化膜６を成膜する。 - 特許庁

The dome type housing case 1 comprises a hemispherical dome type upper case body 2 having an opening on its downward surface and a bottom cover 3 mounted to clog the opening of the dome type upper case body 2.例文帳に追加

ドーム型収容ケース１は下面に開口を有する半球状のドーム型上部ケース体２と、ドーム型上部ケース体２の開口を閉塞すべく装着された底蓋体３とからなる。 - 特許庁

The nitrogen surface of n-type semiconductor layer 2 is etched by phosphoric acid through wet etching to flatten the same and, thereafter, an n-type electrode 7 is formed on the surface of the flattened n-type semiconductor layer 2.例文帳に追加

ｎ型半導体層２の窒素面をリン酸によりウェットエッチングして平坦化した後、平坦化したｎ型半導体層２の表面にｎ型電極７を形成する。 - 特許庁

A gate electrode 5 is formed on the upper surface of a p-type region 2 in the p-type region 2 and an n-type region 3 formed adjacent in a silicon substrate 1 via a gate insulating film 4.例文帳に追加

シリコン基板１内に隣接して形成されたＰ型領域２とＮ型領域３のうちＰ型領域２の上面に、ゲート絶縁膜４を介してゲート電極５を形成する。 - 特許庁

In the junction field effect transistor 1; a p-type lower epitaxial layer 3, an n-type epitaxial layer 4, and a p-type upper epitaxial layer 5 are stacked on a semiconductor substrate 2 in this order from the side of the semiconductor substrate 2.例文帳に追加

接合型電界効果トランジスタ１では、半導体基板２上に、ｐ型下エピタキシャル層３、ｎ型エピタキシャル層４およびｐ型上エピタキシャル層５が、半導体基板２側からこの順に積層されている。 - 特許庁