続いて、制御処理部はモータ駆動のための制御を行い、コンペアレジスタ１６５の値を書き換える。例文帳に追加

A control unit performs control for driving a motor and rewrites a value of a comparison register 165. - 特許庁

Ａ／Ｄ変換終了時に、通電制御用コンペアレジスタに通電パルスのオフタイミングをセットし（Ｂ，Ｃ参照）、タイマの値が通電制御用コンペアレジスタの値に一致した時点で、通電パルスをオフする。例文帳に追加

At the time when the aforesaid A/D conversion is over, the off-timing for electrifying pulses is set up in the electrifying control compare resistor (B and C), and at the time when the value of the timer coincides with the value of the electrifying control compare resistor, electrifying pulses are turned off. - 特許庁

マイクロコンピュータは、通電パルスをオンする毎にＡ／Ｄ用コンペアレジスタにＡ／Ｄ起動タイミングをセットする。例文帳に追加

The microcomputer sets up an A/D start timing onto the A/D compare resistor every time for turning electrifying pulses on. - 特許庁

タイマは、カウンタ（１０）、コンペアレジスタ（１１）、強制コンペアマッチ制御回路（１２）、比較回路（１３）及び出力制御回路（１４）を有する。例文帳に追加

The timer is provided with a counter (10), a comparison register (11), a forced comparison match control circuit (12), a comparator circuit (13) and an output control circuit (14). - 特許庁

そして、ロード値に「４０９６（８．１９２ＭＨｚで２ｍｓ）」を加算して、加算値をタイマアウトプットコンペアレジスタＴＣＯ１に設定する。例文帳に追加

Then '4096 (2 ms per 8.192 MHz)' is added to a load value (S52) and an added value is set to a timer output compare register TCO1 (S53). - 特許庁

また、タイマアウトプットコンペアレジスタＴＣＯ１に設定した値をバッファエリアＢＵＦに保存する。例文帳に追加

Furthermore, the value which is set to the timer output compare register TCO1 is stored in the buffer area BUF (S59). - 特許庁

コンペアレジスタ１０５には、割り込みを発生させたい時点に対応する値が格納されており、割り込み判定回路１０６は、メインタイマ１０４のカウント値がコンペアレジスタ１０５に格納された値以上となると、割り込みを発生する。例文帳に追加

A compare register 105 stores a value corresponding to the time when the interruption is to be generated, and an interruption determination circuit 106 generates the interruption when the count value of the main timer 104 becomes the value stored in the compare register 105. - 特許庁

命令チェック手段20は，ペア命令の場合に，その命令のペアレジスタ情報域に対の情報（第１要素／第２要素）を設定し，第１要素の定義部に偶数レジスタを割り当てる旨の情報（ペアレジスタ情報）を設定する。例文帳に追加

In the case of pair instructions, an instruction check means 20 sets a pair of information (first element/second element) in the pair register information region of the instructions, and sets information (pair register information) for assigning even-numbered registers to the defining part of the first element. - 特許庁

また、割り込み判定回路１０６は、有効エッジが検出された際に、メインタイマ１０４のカウント値が、コンペアレジスタ１０５に格納された値よりも小さいときには、そのタイミングで割り込みを発生する。例文帳に追加

When the counter value of the main timer 104 is smaller than the value stored in the compare register 105 in the detection of a valid edge, the interruption determination circuit 106 generates the interruption at that timing. - 特許庁

高級プログラミング言語で記述された原始プログラムの翻訳処理において，連続したメモリアクセス命令にできるだけペアレジスタを割り当てることを可能とし，実行性能を向上させる。例文帳に追加

To improve executing performance by assigning pair registers to continuous memory access instructions as much as possible in the translation processing of a primitive program described in high class programming language. - 特許庁

一致比較器７はンペアレジスタ１に書き込まれた比較値Ｘと計数値Ｙとを比較し、両者が一致した場合に一致信号Ｊを出力する。例文帳に追加

A coincidence comparator 7 compares a comparison value X written in a compare register 1 with a count Y and outputs a coincidence signal J when the both are coincident. - 特許庁

タイマカウンタ部２とコンペアレジスタ部３とを同時にカウント開始させ、両者のカウント値の一致を監視して不一致が生じたときに不良であると判定する。例文帳に追加

The time counter part 2 and the compare register part 3 are made to simultaneously start counting, and coincidence between both counted values is monitored, and it is discriminated that the time counter is defective when a non-coincidence occurs. - 特許庁

マスクレジスタ５は、ＡＤ変換レジスタ３に格納された今回のＡ／Ｄ変換値とＡＤコンペアレジスタ４に格納された前回のＡ／Ｄ変換値に対して所定の下位ビットデータをマスクする。例文帳に追加

A mask register 5 masks specific low-order bit data of the current A/D converted value stored in an AD conversion register 3 and the last A/D converted value stored in an AD comparison register 4. - 特許庁

そして、コンペアレジスタ４ｆによる比較結果が一致した場合のみ、トライステイトバッファ４ｇによってフラッシュメモリチップ６に対する読み出しが許可される。例文帳に追加

Only when they match each other, a tri-state buffer 4g enables the flash memory chip 6 to be read. - 特許庁

この後、マイクロコンピュータ内のタイマの値がＡ／Ｄ用コンペアレジスタの値に一致した時点で、Ａ／Ｄ変換回路を起動して入力信号をＡ／Ｄ変換する。例文帳に追加

After that, at the time when the value of a timer in the inside of the computer coincides with the value of the A/D compare resistor, an A/D conversion circuit is actuated so as to perform the A/D conversion of an input signal. - 特許庁

また、半導体装置１は、パワーオンリセット時にeFuseマクロ１３に保持されたアドレスに基づいて、ビット不良のアドレスへのデータの書き込みまたは読み出し時にリペアレジスタ５１を使用するように制御するアドレスコントローラ４４とを有する。例文帳に追加

The semiconductor device 1 also includes an address controller 44 controlling so as to use the repair register 51 during writing or reading of data of the address of the defective bit, based on the address retained in the eFuse macro 13 at the time of power-on-reset. - 特許庁

強制コンペアマッチ制御回路は、ＣＰＵにより、強制コンペアマッチ要求フラグＦＧがセットされると、カウンタのカウンタ値をコンペアレジスタにロードすると共に、比較回路からタイマ出力信号をエッジ変化させるための一致信号（１７）を出力させる。例文帳に追加

When a forced comparison match request flag FG is set by the CPU, the forced comparison match control circuit loads the counter value of the counter to a comparison register, and makes the comparator circuit output a matching signal (17) for operating the edge change of a timer output signal. - 特許庁

レジスタ割当て手段30は，第１要素の定義部に偶数番目のレジスタを割り当て，レジスタ内容の退避命令がでない限り，第２要素の定義部の命令まで，ペアレジスタ情報が設定されたレジスタを他の命令のレジスタとして割り当てないようにする。例文帳に追加

A register assigning means 30 assigns the even-numbered registers to the defining part of the first element, and prevents the register in which the pair register information is set from being assigned as the register of another instruction until the instruction of the defining part of the second element as long as any instruction of the withdrawal of the register contents is not issued. - 特許庁

診断機能を備えた半導体集積回路を構成するアドレスレジスタ３、データ入力レジスタ４およびコンペアレジスタ５に、スキャンパステストが実行可能に設計されシフト動作モード時にシフトレジスタ構成となる論理回路の回路要素を利用する。例文帳に追加

A circuit element of a logic circuit which is designed so that a scan pass test can be performed and has shift register constitution in a shift operation mode is utilized for an address register 3, a data input register 4, and a compare-register 5 constituting a semiconductor integrated circuit provided with self-diagnosis. - 特許庁

コンペア機能等の付加機能を有する複数ビット長のタイマカウンタ１は、テスト時には付加機能を構成するコンペアレジスタ部３をタイマカウンタ部２と同一ビット数のカウンタとして動作させることができるように構成されている。例文帳に追加

The time counter 1 which has additional functions such as a compare function and has a multiple bit length is so constituted that a compare register part 3 constituting the additional functions and a time counter part 2 may be operated as counters of the same number of bits at the time of test. - 特許庁

フラッシュメモリチップ６とＣＰＵチップ４とを１つのパッケージに実装した半導体集積回路（ＭＣＰ）において、フラッシュメモリチップ６から読み出したシグネチャコードと、外部から入力されたセキュリティ解除用データとがコンペアレジスタ４ｆにより比較される。例文帳に追加

In a semiconductor circuit(MCP) having the flash memory chip 6 and CPU chip 4 mounted on one package, a signature code read out of the flash memory chip 6 and a security resetting data inputted from an outside are compared by a comparison register 4f. - 特許庁

半導体装置１は、接続されるDRAM２のビット不良を検出し、検出したビット不良のアドレスを得るBIST回路４２と、BIST回路４２により検出されたDRAM２のビット不良のアドレスを保持する不揮発性のeFuseマクロ１３と、ビット不良のアドレスのビット情報を記憶するリペアレジスタ５１とを有する。例文帳に追加

A semiconductor device 1 includes a BIST circuit 42 which detects a defective bit of a connected DRAM, and obtains an address of the detected defective bit, a nonvolatile eFuse macro 13 holding the address of the defective bit of the DRAM 2 detected by the BIST circuit 42, and a repair register 51 storing bit information of the address of the defective bit. - 特許庁