Sustain electrodes 13 of a PDP 1 are sectioned into blocks BK1 to BK4.例文帳に追加

ＰＤＰ１の複数のサステイン電極１３は複数のブロックＢＫ１〜ＢＫ４に区分される。 - 特許庁

When an electric field is given to an electrolytic layer 4 between a first electrode layer 2 of a first block BK1 and a second electrode layer 3, a bending stress occurs in the first block BK1.例文帳に追加

第１のブロックＢＫ１の第１の電極層２と第２の電極層３との間の電解質層４に電界を与えると、第１のブロックＢＫ１に曲げ応力が発生する。 - 特許庁

A clock control block 13 supplies gated clocks BK1 to BKn to functioning arithmetic blocks B1 to Bn of a functioning block 14, and stops the gated clocks BK1 to BKn for each functioning arithmetic block B1 to Bn.例文帳に追加

クロック制御ブロック１３は、機能ブロック１４の機能演算ブロックＢ１〜Ｂｎに対してゲーティドクロックＢＫ１〜ＢＫｎを供給し、ゲーティドクロックＢＫ１〜ＢＫｎを機能演算ブロックＢ１〜Ｂｎ毎に停止させる。 - 特許庁

One and the same retrieving table is registered to the plurality of banks BK1, BK2, continuously inputted retrieving keys are inputted to the plurality of banks BK1, BK2 successively, and retrieving operation is performed synchronized with the control clock of a different phase.例文帳に追加

複数のバンクＢＫ１，ＢＫ２に同一の検索テーブルを登録し、連続して入力される検索キーを複数のバンクＢＫ１，ＢＫ２に順繰りに入力して、異なる位相の制御クロックに同期させて検索動作を行う。 - 特許庁

Sustain drivers 41 to 44 are connected to the sustain electrodes 13 of the corresponding blocks BK1 to BK4.例文帳に追加

複数のサステインドライバ４１〜４４は対応するブロックＢＫ１〜ＢＫ４のサステイン電極１３に接続される。 - 特許庁

The system register bank 12 is divided into a plurality of banks BK1 to BK4 each of which includes one or more system registers.例文帳に追加

システムレジスタバンク１２は、それぞれが１又は複数のシステムレジスタを含む複数のバンクＢＫ１乃至ＢＫ４に分割されている。 - 特許庁

A first block BK1 is operated by a clock CLK1, and the second block BK2 is operated by a clock CLK2.例文帳に追加

また第１ブロックＢＫ１はクロックＣＬＫ１で動作し、第２ブロックＢＫ２はクロックＣＬＫ２で動作する。 - 特許庁

Between the first block BK1 and the second block BK2, the reception and transmission of data are carried out mutually based on the clocks CLK1 and CLK2.例文帳に追加

第１ブロックＢＫ１と第２ブロックＢＫ２との間では、クロックＣＬＫ１およびＣＬＫ２に基づいて、互いにデータの受け渡しが行われる。 - 特許庁

That is, the nozzle array Bk2 is located more on the edge side of the scanning range from the nozzle array Bk1, in the scanning range of the left side.例文帳に追加

すなわち、ノズル列Ｂｋ２は、左側の走査範囲で、ノズル列Ｂｋ１よりも走査範囲の端側に位置するノズル列である。 - 特許庁

A current source (36) for read-out supplies a current in parallel to respective main bit lines BL0, BK1, BLm in read-out operation.例文帳に追加

読出し用電流源（３６）は、読出し動作において、各々の主ビット線ＢＬ０、ＢＬ１、ＢＬｍに並列的に電流を供給する。 - 特許庁

In other words, the 400 shots of ejection of a pre-ejection mode Color is set as a value not allowing at least the mixture to exceed the flow limit even if the ink is mixed with the 200 shots of the ink Bk1 of the pre-ejection mode Bk1.例文帳に追加

すなわち、予備吐出モードＣｏｌｏｒ１の吐出数：４００は、予備吐出モードＢｋ１の吐出数：２００の量のインクＢｋ１と混合しても、少なくともその混合物が流動限界を超えない量として設定されている。 - 特許庁

At this point, a switching mechanism 10 conducts and connects between the first electrode layer 2 of the first block BK1 and the second electrode layer 3 of a second block BK2 and an electric field occurs between the first electrode layer 2 of the first block BK1 and a first electrode layer 2 of the second block BK2, and the second block BK2 deforms similarly.例文帳に追加

このとき、第１のブロックＢＫ１の第１の電極層２と第２のブロックＢＫ２の第２の電極層３との間が切換機構１０により導通接続され、第２のブロックＢＫ２の第１の電極層２との間に電界が発生するため、第２の第１のブロックＢＫ１も同様に変形する。 - 特許庁

At the border parts of the blocks BK1 to BK4, some of sustain electrodes in the respective blocks are arranged between sustain electrodes 13 of other blocks.例文帳に追加

ブロックＢＫ１〜ＢＫ４の境界部において各ブロックの一部のサステイン電極１３が他のブロックのサステイン電極１３間に配置される。 - 特許庁

A phase control circuit 7 controls phase differences of maintaining pulses among the blocks BK1 to BK4 to reduce an electromagnetic wave generated with maintaining pulses applied to multiple sustain electrodes 13 at specific frequencies.例文帳に追加

位相制御回路７は複数のサステイン電極１３に印加される維持パルスにより発生する電磁波が所定の周波数で低減されるようにブロックＢＫ１〜ＢＫ４間での維持パルスの位相差を制御する。 - 特許庁

A phase control circuit 6 controls phase differences of maintaining pulses among the blocks BK1 to BK4 so as to reduce an electromagnetic wave generated with maintaining pulses applied to the scan electrodes at specific frequencies.例文帳に追加

位相制御回路６はスキャン電極１２に印加される維持パルスにより発生する電磁波が所定の周波数で低減されるようにブロックＢＫ１〜ＢＫ４間での維持パルスの位相差を制御する。 - 特許庁

By employing the above method, when the ink Bk1 and the color ink are ejected to the pre-ejection receiver and mixed in the pre-ejection A1 executed as above, the mixture can be prevented from exceeding a flow limit.例文帳に追加

これにより、予備吐出Ａ１が行われて予備吐出受けにインクＢｋ１とカラーインクが吐出されて混合したときに、その混合物が、流動限界を超えないようにすることができる。 - 特許庁

A data signal is not transferred to a nozzle array Bk1 in a scanning range of the left side where a scanning speed becomes the threshold speed Vth or less and is transferred only to a nozzle array Bk2.例文帳に追加

ノズル列Ｂｋ１に対して、走査速度が閾値速度Ｖｔｈ以下となる、左側の走査範囲でデータ信号を転送せず、ノズル列Ｂｋ２のみにデータ信号を転送する。 - 特許庁

Control clocks having different phases are distributed to a memory array divided into a plurality of banks BK1, BK2, the entry and processing of a retrieving key (reading and writing operation, retrieving operation) are performed with different phases.例文帳に追加

複数のバンクＢＫ１，ＢＫ２に分割したメモリアレイに異なる位相の制御クロックを分配して、異なる位相でエントリおよび検索キーの処理（読み書き動作、検索動作）を行う。 - 特許庁

Bank select lines BKL1 and BKL2 are positioned closely to each other while a width w2 of a channel region Ch of transistors BK1, BK2, BK3 and BK4 for bank selection is kept wide, and also bank select lines BKL3 and BLK4 are positioned closely to each other.例文帳に追加

各バンク選択用トランジスタＢK1，ＢK2，ＢK3，ＢK4のチャネル領域Ｃhの幅ｗ2を広く保ちつつ、各バンク選択線ＢKL1，ＢKL2を相互に近接して配置すると共に、各バンク選択線ＢKL3，ＢKL4を相互に近接して配置している。 - 特許庁

For this reason, an increase in a chip size can be suppressed without grading a current supply ability of the transistors BK1, BK2 and BK3 for bank selection and thus without reducing a reading speed from a memory cell.例文帳に追加

このため、各バンク選択用トランジスタＢK1，ＢK2，ＢK3，ＢK4の電流供給能力を損なうことなく、よってメモリセルからの読み出し速度を低下させることなく、チップサイズの増大を抑制することができる。 - 特許庁

The bank BK4 is a user bank allowed to be accessed by an application program executed by the CPU core 10, and access from the application program to banks BK1 to BK3 other than the bank BK4 is inhibited.例文帳に追加

さらに、バンクＢＫ４は、ＣＰＵコア１０で実行されるアプリケーションプログラムによるアクセスが許可されるユーザバンクであり、バンクＢＫ４を除く他のバンクＢＫ１乃至ＢＫ３に対するアプリケーションプログラムによるアクセスが禁止される。 - 特許庁

An address allocation to a plurality of word lines WL0-WL7 in the first NAND block BK1 is inverted against an address allocation to the plurality of word lines WL0-WL7 in the third NAND block BK3.例文帳に追加

第１ＮＡＮＤブロックＢＫ１内の複数本のワード線ＷＬ０，…ＷＬ７に対するアドレス割付は、第３ＮＡＮＤブロックＢＫ３内の複数本のワード線ＷＬ０，…ＷＬ７に対するアドレス割付に対して反転関係にある。 - 特許庁

In the imaging lens LN, the object side lens surface of a first lens L1 included in a first lens block BK1 is convex to the object side, and an object side lens surface of a third lens L3 included in a second lens block BK2 is concave to the object side.例文帳に追加

そして、この撮像レンズＬＮでは、第１レンズブロックＢＫ１に含まれる第１レンズＬ１の物体側レンズ面が物体側凸面であり、第２レンズブロックＢＫ２に含まれる第３レンズＬ３の物体側レンズ面が物体側凹面である。 - 特許庁

When a certain bit line is selected in any of selection banks of banks BK0, BK1, electric connection between a non-selection bank and the opposite bit line is cut off by turning off a switch (any of switches SW0-SW3) provided corresponding to the bit line.例文帳に追加

バンクＢＫ０，ＢＫ１のいずれかの選択バンクにおいて、あるビット線が選択された場合、そのビット線に対応して設けられるスイッチ（スイッチＳＷ０〜ＳＷ３のいずれかのスイッチ）がオフすることで、非選択バンクの相対するビット線との電気的な接続が切断される。 - 特許庁

In the imaging lens LN, the object side lens surface of a first lens L1 included in a first lens block BK1 is a surface protruding to the object side, and the object side lens surface of a third lens L3 included in a second lens block BK2 is a surface recessed from the object side.例文帳に追加

そして、この撮像レンズＬＮでは、第１レンズブロックＢＫ１に含まれる第１レンズＬ１の物体側レンズ面が物体側凸面であり、第２レンズブロックＢＫ２に含まれる第３レンズＬ３の物体側レンズ面が物体側凹面である。 - 特許庁

While a read-out command for designating a band BK0 is inputted externally and read-out operation is being performed to a data buffer 13a from a memory array 10a in the bank BK0, a read-out command for designating a bank BK1 can be inputted externally.例文帳に追加

バンクＢＫ０を指定した読み出しコマンドが外部から入力され、バンクＢＫ０においてメモリアレイ１０ａからデータバッファ１３ａへの読み出し動作を行っている間に、バンクＢＫ１を指定した読み出しコマンドを外部から入力することが可能であるものである。 - 特許庁

The NAND flash memory is provided with: a memory cell array 11 comprised of first, second, and third NAND blocks BK1, BK2, BK3 disposed in order in a first direction; first and second transfer transistor blocks 21 disposed in order in the first direction at a second direction crossing the first direction of the memory cell array 11.例文帳に追加

本発明の例に係わるＮＡＮＤ型フラッシュメモリは、第１方向に順番に配置される第１、第２及び第３ＮＡＮＤブロックＢＫ１，ＢＫ２，ＢＫ３から構成されるメモリセルアレイ１１と、メモリセルアレイ１１の第１方向に交差する第２方向の一端において第１方向に順番に配置される第１及び第２転送トランジスタブロック２１とを備える。 - 特許庁

For example, in a first timing block within one horizontal scanning interval, switch blocks A11 to Ak1, B11 to Bk1, and N1 to Nk1, i.e., total of N×k switch blocks are selected and display signals are supplied to the pixel cells in a display matrix 54 through selection switches 60 in the selected switch blocks.例文帳に追加

そして、例えば、１水平走査期間Ｔｈ内の最初のタイミングブロックＢＬ１では、スイッチブロックＡ１１〜Ａｋ１、スイッチブロックＢ１１〜Ｂｋ１及びスイッチブロックＮ１１〜Ｎｋ１等の合計Ｎ×ｋ個のスイッチブロックが選択され、選択されたスイッチブロック内の選択スイッチ６０を介して表示マトリクス５４内の画素セルに表示信号Ｖｓが供給される。 - 特許庁