加算器１０は、自乗演算器７の演算結果ｃ^2と、自乗演算器８の演算結果ｄ^2の和を求める。例文帳に追加

An adder 10 finds the sum of the arithmetic result c2 of the square computing element 7 and the arithmetic result d2 of the square computing element 8. - 特許庁

加算器９は、自乗演算器５の演算結果ａ^2と、自乗演算器６の演算結果ｂ^2の和を求める。例文帳に追加

An adder 9 finds the sum of the arithmetic result a2 of the square computing element 5 and the arithmetic result b2 of the square computing element 6. - 特許庁

アナログの信号や量の加算を演算させる増幅器例文帳に追加

an amplifier used to operate or increase the quantity of analogue signals発音を聞く  - EDR日英対訳辞書

このような演算は、例えば、演算器１７として加算器を用いることにより達成することができる。例文帳に追加

Such a computation can be accomplished by using, for instance, an adder as the computing unit 17. - 特許庁

比較器１３７は、加算器１３６−１と１３６−２による加算の演算の結果得られる加算値に対して比較の演算を行い、セレクタ１３８は、その２つの加算値のうちの最大値の選択の演算を行う。例文帳に追加

A comparator 137 performs operation of comparing to added values obtained as the results of the operation of adding by the adders 136-1 and 136-2, and a selector 138 performs operation of selecting a maximum value of the two added values. - 特許庁

加算器１３５−１により演算された対象行の演算結果は、スイッチ１３６を介して演算器１４１に供給される。例文帳に追加

The operation result of the target row calculated by the adder 135-1 is supplied to a computing unit 141 via a switch 136. - 特許庁

１ビット比較全加算器、ｎビット比較全加算器、半導体演算装置、およびレイアウトライブラリ例文帳に追加

ONE-BIT COMPARISON FULL ADDER, n-BIT COMPARISON FULL ADDER, SEMICONDUCTOR ARITHMETIC UNIT AND LAYOUT LIBRARY - 特許庁

３つのパワー演算器３４，３６，３８により３つのパワーが演算され、それらが加算器４０にて加算される。例文帳に追加

Three kinds of power are calculated by three power arithmetic apparatuses 34, 36, 38, and added by an adder 40. - 特許庁

アナログの信号や量の加算などの演算を行わせる増幅器例文帳に追加

an amplifier that carries out the sign and quantity calculations and other like operations of an analog発音を聞く  - EDR日英対訳辞書

加算器８は、（Ｖmax＋Ｖmin）/2なる演算で信号バイアスＶcを得る。例文帳に追加

An adder 8 obtains a signal bias Vc by the calculation of (Vmax+Vmin)/2. - 特許庁

素子は演算論理装置、加算器、レジスタ又はトランジスタであって良い。例文帳に追加

The element can be an arithmetic logical device, adder, register, or transistor. - 特許庁

桁上げ先見方式の加算器の演算速度を高速化する。例文帳に追加

To accelerate the operation speed of a carry lookahead type adder. - 特許庁

加算器１３５−１は、入力された値のＦ_2上の和を演算する。例文帳に追加

The adder 135-1 calculates the sum on F_2 of inputted values. - 特許庁

加算器１３６−１は、ブランチメトリックとパスメトリックに対して加算の演算を行う。例文帳に追加

An adder 136-1 performs operation of adding the branch metric and the path metric. - 特許庁

また、Ａｃｈ，Ｂｃｈの電圧信号を演算増幅器１４で加算して演算信号Ｖ１を得て、Ｃｃｈ，Ｄｃｈの電圧信号を演算増幅器１５で加算して演算信号Ｖ２を得る。例文帳に追加

Voltage signals from the Ach and the Bch are added by an operation amplifier 14 and thus an operation signal V1 is obtained, and voltage signals from the Cch and the Dch are added by an operation amplifier 15 and thus an operation signal V2 is obtained. - 特許庁

演算部23、ゲイン調整器24、加算器26は、二値化後の画素を参照して色成分画像の注目画素に加算する値を演算し、演算した値を色成分画像の注目画素に加算する。例文帳に追加

A computation unit 23, a gain control unit 24, and an adder 26 refer to the binarized pixel to compute a value to be added to the attention pixel of the color component image, and add the computed value to the attention pixel of the color component image. - 特許庁

燃料加温装置の制御部は偏差演算器７、ＰＩ演算器８、加算器１０、関数発生器１１を備えている。例文帳に追加

A control part of this fuel heating device is provided with a deviation computing element 7, a PI computing element 8, an adder 10 and a function generator 11. - 特許庁

乗算器１１が、加算器９の演算結果ａ^2＋ｂ^2と加算器１０の演算結果ｃ^2＋ｄ^2の積を求める演算を行うことにより（ａ^2＋ｂ^2）×（ｃ^2＋ｄ^2）＝｜Ｚ｜^2が求められる。例文帳に追加

A multiplier 11 performs operation for finding the product of the arithmetic result a2+b2 of the adder 9 and the arithmetic result c2+d2 of the adder 10 so that (a2+b2)×(c2+d2)=|Z|2 can be found. - 特許庁

第３演算器１４４は、第２演算器１４３の出力データと第３デジタルデータＭＩＮ＿ＤＵＴＹを加算する。例文帳に追加

A third computing unit 144 adds the output data of the second computing unit 143 to the third digital data MIN_DUTY. - 特許庁

これらは重み係数演算器７０に入力され、各々加算器８０の出力との複素相関演算が行われる。例文帳に追加

The signals are input into a weight coefficient calculator 70 to perform complex correlation arithmetic operation between each of the signals with an output from an adder 80. - 特許庁

絶対値差分演算部３は加算器又は／及び減算器で以て小さい回路規模で構成される。例文帳に追加

The absolute value difference arithmetic section 3 comprises an adder or/and a subtractor with a small circuit scale. - 特許庁

乗算器１６は、入力された演算結果を二乗して、加算器１７に出力する。例文帳に追加

The multiplier 16 squares and outputs an input operation result to an adder 17. - 特許庁

マイクロホン１１、１２の出力は、差分演算器１３と、加算器１４に供給される。例文帳に追加

Outputs of the microphones 11, 12 are supplied to a differential computing unit 13 and an adder 14. - 特許庁

加算器は、入力信号とオフセットキャンセル信号とを演算し、演算結果を出力信号として出力する。例文帳に追加

An adder calculates an input signal and an offset cancel signal, and outputs the processed results as an output signal. - 特許庁

演算部23、ゲイン調整器24は、二値化後の画素を参照して注目画素に加算する値を演算する。例文帳に追加

An operation section 23 and a gain adjuster 24 refer to a pixel after the binarization to calculate a value to be added to the focused pixel. - 特許庁

乗算器１と、第一の加算器２と、第二の加算器３とは、デジタルフィルタ１０に入力されたデータに対してフィルタ演算を行う。例文帳に追加

A multiplier 1, a first adder 2 and a second adder 3 perform a filter operation to data inputted into a digital filter 10. - 特許庁

そして、加算器１７は、第２の逆拡散器の信号信号が検波された後の信号と、共役演算器の出力信号とを加算する。例文帳に追加

Then an adder 17 sums the signal resulting from detecting the signal from the second inverse unit and the output signal from the conjugate arithmetic unit. - 特許庁

演算増幅器１０４と周波数変換器１０８の出力振幅は加算器１０９で加算され、直流変換される。例文帳に追加

An adder 109 summates output amplitudes of the operational amplifier 104 and the frequency converter 108, and the summated signal is DC-converted. - 特許庁

オフセット加算器１０６は、設定されたオフセットデータを補償データテーブル１０７から読み込んだ補償データに加算し、歪補償演算部１０５は、加算されたデータを基に、ベースバンド信号の歪補償の演算を行う。例文帳に追加

The offset adder 106 adds the set offset data to compensation data read from the compensation data table 107 and the distortion compensation arithmetic section 105 calculates distortion compensation of a base band signal on the basis of the added data. - 特許庁

複数の乗算器を備え、楕円曲線上の加算や２倍演算を高速に可能とする。例文帳に追加

To perform adding and doubling operations on an elliptic curve fast by providing plural multipliers. - 特許庁

加算器６０は、各乗算器５８−１〜５８−５で演算された積の総和を演算することで歪補償係数Ａ_l,kとべき乗数|ｘ(ｎ−ｋ)|^lとの畳み込み和を複数通りのｌの値に関してそれぞれ演算し、さらに、各ｌの値毎に演算された畳み込み和の総和を演算する。例文帳に追加

An adder 60 calculates the total of the products calculated by the respective multipliers 58-1 to 58-5 to calculate convolutional sums of the distortion compensation coefficients A_1,k and power multipliers |x(n-k)|^1 for a plurality of values of "l", and further to calculate the total of the convolutional sums calculated for each of the values of "l". - 特許庁

デルタ‐シグマ変調器において使用される積分器段は、演算増幅器（３１２）、演算増幅器（３１２）の出力部と加算ノードとを演算増幅器の入力側で結合する積分コンデンサ（Ｃ_Ｉ）、および帰還経路を含む。例文帳に追加

An integrator stage for use in a delta-sigma modulator includes an operational amplifier (312), an integration capacitor (C_I) coupling an output of the operational amplifier (312) and a summing node at an input of the operational amplifier, and a feedback path. - 特許庁

ＰＩＤ演算部２０は、比例演算を行う周波数重み付きのＰ要素２１、積分演算を行うＩ要素２２、不完全微分の微分演算を行うＤ要素２３、これらの要素２１〜２３からの各出力を加算する出力加算器２４、を備えている。例文帳に追加

The PID operation part 20 is provided with a P element 21 weighted by frequency for proportion operation, an I element 22 for integration operation, a D element 23 for differential operation of imperfect differential calculus and an output adder 24 adding each output from the elements 21-23. - 特許庁

そして加算器５からの値が加算器１１からの値で割り算され、その演算結果の値が出力ポート８に取り出される。例文帳に追加

The value from the adder 5 is divided by the value from the adder 11, and a value of its calculation result is fetched into an output port 8. - 特許庁

加算器５は、尤度演算器４により算出された無線フレーム毎の尤度を、ＴＴＩ組み合わせパターンに基づいて、各パターン毎に加算する。例文帳に追加

An adder 5 adds the likelihood for each radio frame calculated by a likelihood calculator 4, on the basis of the TTI combination patterns. - 特許庁

差分演算器１３は、マイクロホン１１、１２の差分信号を求め、加算器１４は加算信号を求める。例文帳に追加

The differential computing unit 13 computes differential signals of the microphones 11, 12, and the adder 14 computes an addition signal. - 特許庁

加算器１７は、フリップフロップ１９に格納された値と乗算器１６の演算結果とを加算する。例文帳に追加

The adder 17 adds a value stored in a flip-flop 19 to the operation result of the multiplier 16. - 特許庁

固定小数点型乗加算器のハードウエア構成を殆んど増加させずに、演算精度を浮動小数点型乗加算器程度に向上させる。例文帳に追加

To enhance operation accuracy to a level comparable to that of a floating point type multiplier and adder by hardly increasing the hardware structure of a fixed point type multiplier and adder. - 特許庁

角速度センサ１０で検出された角速度は、微小角行列演算器１２、行列加算演算器１４で積分され、行列姿勢角演算器１６で姿勢角（角速度姿勢角）に復元される。例文帳に追加

An angular velocity detected by an angular velocity sensor 10 is integrated by a micro-angular matrix arithmetic unit 12 and a matrix addition arithmetic unit 14, and restored into a attitude angle(angular speed attitude angle) by a matrix attitude angle arithmetic unit 16. - 特許庁

第１のＡＦ演算器２、第１のＡＥ演算器３、第１のＡＷＢ演算器４では入力された撮像データが累積加算されて簡易ＡＦ評価データ、簡易ＡＥ評価データ、簡易ＡＷＢ評価データが生成される。例文帳に追加

Inputted image pick-up data are accumulated and added in the first AF arithmetic unit 2, the first AE arithmetic unit 3, and the first AWB arithmetic unit 4; and simple AF evaluation data, simple AE evaluation data, and simple AWB evaluation data are formed. - 特許庁

トルク補償演算部14で得られたトルク補償量は、加算器13において、速度制御部４にて生成されたトルク指令値に加算される。例文帳に追加

The toque compensation quantity acquired by the torque compensation calculating part 14 is added to a torque command value generated by a velocity control part 4 by an adder 13. - 特許庁

時刻tにおいて、加算器１３６−２は、セレクタ１３４により選択されるパスメトリックと、ブランチメトリックに対して、加算の演算を行う。例文帳に追加

At a time point (t), an adder 136-2 performs operation of adding a path metric selected by the selector 134 and the branch metric. - 特許庁

又検出された上記ブロック歪頻度信号を加算する加算器によりブロック歪頻度を演算する。例文帳に追加

Further, an adder for adding the detected block distortion frequency signals calculates the block distortion frequency. - 特許庁

加算演算器４４は、単位素子ＵＣが生成したアナログ信号Ｖを加算し、アナログ出力信号Ｖ_ＯＵＴを生成する。例文帳に追加

An addition computing element 44 adds an analog signal V generated by the unit element UC, and generates an analog output signal V_OUT. - 特許庁