「クロックパス」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

設計支援装置は、クロックツリー合成処理（ステップ２３）にて生成したクロックツリーに含まれるクロックパスについて、電圧・温度の遅延感度をそれぞれ算出し、２つのクロックパスの遅延感度の差を０に近づけるように、クロックパスの遅延感度を調整する。例文帳に追加

The design support device calculates delay sensitivities of voltage and temperature about a clock path included in a clock tree generated in clock tree composition processing (step 23), and adjusts the delay sensitivities of two clock paths such that a difference between the delay sensitivities of the two clock paths is brought close to zero. - 特許庁

ネットリスト１００の中から、パス（データパス、クロックパス）Ｐを抽出する。例文帳に追加

A path (data path, clock path) P is extracted from a net list 100. - 特許庁

運用系の伝送路障害が発生した場合に、ループ網内のクロックパスの閉塞状態を発生させることなく、クロックパスの自動切替えを可能とした従属同期切替方式を得る。例文帳に追加

To obtain a subordinate synchronization changeover system by which automatic changeover of a clock path is attained without causing a block state of the clock path in a loop network on the occurrence of a fault in a transmission line of an active system. - 特許庁

Ｅ系選択信号がＥ系伝送路を一巡して網同期装置１１２、１１４のクロックパス運用系の切り替えが終了すると、自走を停止して、クロックパス運用系をＥ系伝送路に切り替える。例文帳に追加

When the E system selection signal is circulated through the E system transmission line and the changeover of the clock path operating system of the network synchronization devices 112, 114 is terminated, self-running is stopped and the clock path active system is switched to the E system transmission line. - 特許庁

シールド配線２４及びＮＡＮＤ回路１４_１〜１４_３により通常動作時の信号レベルが一定に保たれるスキャンパス２６_１〜２６_３の一方がクロックパス２２に隣接するように、クロックパス２２の両側に配線されている。例文帳に追加

Shield wiring 24 or scan paths 26_1 to 26_3, whose signal levels in normal operation are held constant by NAND circuits 14_1 to 14_3, are wired on both sides of a clock path 22 adjacently to the clock path 22. - 特許庁

本発明の遅延解析装置は、任意区域内外のクロックパスを、ＣＲＰＲ(Clock Reconvergence Pessimism Removal)を考慮して遅延解析する遅延解析部を含む。例文帳に追加

A delay analyzing device includes a delay analyzing part for performing delay analysis to a clock path inside/outside an arbitrary block under the consideration of CRPR(Clock Reconvergence Pessimism Removal). - 特許庁

クロックゲーティング回路の配置位置に依存しない適切なクロックパスを配線し、クロックスキューの調整の容易化を図ること。例文帳に追加

To facilitate adjustment of a clock skew by wiring a proper clock path which does not depend on the arrangement position of a clock gating circuit. - 特許庁

伝送路障害により従属同期している通信装置同士の間をクロックパスが往復する閉塞状況が発生するのを防止する。例文帳に追加

To prevent the occurrence of a blocking state where a clock path is reciprocated between communication devices that are subordinately synchronized due to a fault in a transmission line. - 特許庁

網同期装置Ｍ２が、ループ網を通じてマスタクロック信号を供給し、対向する二つの網同期装置Ａ４，Ｃ８のクロックパスの運用状況の監視で自走動作になった際に、クロックパスを現用系から予備系に切り替える。例文帳に追加

In the case that a network synchronization device M2 supplies a master clock signal through a loop network and is turned to a self-running operation by monitoring an operating state of a clock path of the two opposite network synchronization devices A4, C8, the device M2 switches the active clock path into a standby system. - 特許庁

データパスの経路中の各セルのチップ上の配置領域の広さに応じてそのデータパスの遅延バラツキのマージン係数を決定し、且つクロックパスの経路中の各セルのチップ上の配置領域の広さに応じてそのクロックパスの遅延バラツキのマージン係数を決定する。例文帳に追加

The margin coefficients of the delay fluctuation of a data path are decided according to the wideness of an arrangement region on the chip of each cell in the path of a data path, and the margin coefficients of the delay fluctuation of a clock path are decided according to the wideness of an arrangement area on the chip of each cell in the path of the clock path. - 特許庁

クロック信号閉鎖状態を回避して伝送路障害発生によるクロックパスの切り替えを自動的に行うと共に、低コストかつ高信頼性のループ同期網の構築を可能にし、かつ、全ループ同期網でクロックパスを自動的に切り替える。例文帳に追加

To switch a clock path automatically due to occurrence of a fault of a transmission line by avoiding a clock signal blocking state, to build up a loop synchronization network at a low cost with high reliability and to automatically switch the clock path in all the loop synchronization network. - 特許庁

網同期装置１１３はクロックＣＬ３のクロックパス１４１、１４２をそれぞれ網同期装置１１２、１１４に送出すると共に、網同期装置１１２にクロックパスの運用系としてＥ系伝送路を選択するＥ系選択信号を送出する。例文帳に追加

The network synchronization device 113 sends clock paths 141, 142 of the clock CL3 respectively to network synchronization devices 112, 114 and sends an E system selection signal to select an E system transmission line as an active system of the clock path to the network synchronization device 112. - 特許庁

運用系の伝送路障害が発生した場合に、ループ網内のクロックパスの閉塞状態を発生させることなく、ある端局装置からの一括制御にてクロックパスを切替えるようにした従属同期切替方式を得る。例文帳に追加

To obtain a subordinate synchronization changeover system by which a clock path is switched through integrated control from a terminal station device without causing a block state of the clock path in a loop network on the occurrence of a fault of a transmission line of an active system. - 特許庁

分岐後のクロックラインに対して、一律の遅延係数を適用するのではなく、各クロックパスの特徴に応じた遅延係数を適用することにより、正確なタイミング設計を行う。例文帳に追加

To execute accurate timing design by applying not any uniform delay coefficients but delay coefficients corresponding to the characteristics of each clock path to a branched clock line. - 特許庁

分岐後のクロックラインに対して、一律の遅延係数を適用するのではなく、各クロックパスの特徴に応じた遅延係数を適用することにより、正確なタイミング解析を行う。例文帳に追加

To ensure an accurate timing analysis by not applying a uniform delay factor but applying a delay factor depending on characteristics of each clock path, to branch clock lines. - 特許庁

そして、その算出した遅延時間および／または波形鈍り値に基づいて、クロックパス上の他の回路素子に入力されるクロック信号の遅延時間を算出する。例文帳に追加

Then, on the basis of the calculated delay time and/or the waveform rounding value, the delay analyzer 100 calculates the delay time of the clock signal input into the other circuit elements on a clock path. - 特許庁

システムクロックＳＣをバッファ列ＢＲで遅延させ、いくつかのバッファ出力をセレクタＳＥ1へ接続して異なる遅延量のクロックパスを形成する。例文帳に追加

Clock passes having respectively different delay amounts are formed by delaying a system clock SC by a buffer row BR and connecting some buffer outputs to a selector SE1. - 特許庁

本発明はクロックパスやセットアップエラーへ影響を与えることなく、短時間でホールドエラーの対策ができる半導体集積回路におけるタイミング調整方法を提供する。例文帳に追加

To provide a timing adjusting method in a semiconductor integrated circuit capable of facilitating countermeasures to a hold error in a short time without having influence on a clock path or a setup error. - 特許庁

データパスとクロックパスの遅延バラツキに対するマージンをとってタイミング解析を行う際に、過剰マージンが設定されないようにする。例文帳に追加

To prevent any surplus margin from being set at the time of executing timing analysis by setting a margin for the delay fluctuation of a data path and a clock path. - 特許庁

クロックゲート３０３の入力ピン３０４がクロックパス途中に存在するピンに該当するため、指定部２０２によりクロックゲート３０３の入力ピン３０４が指定されると、クロックツリー３００を分割する。例文帳に追加

When a specification part 202 specifies an input pin 304 of a clock gate 303 because the input pin 304 of the clock gate 303 is a pin interposed in a clock path, the clock tree 300 is divided. - 特許庁

まず、ネットリスト１０１を入力とし、パス別遅延係数設定工程１０４によりデータ送り側ＦＦとデータ受け側ＦＦのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定する。例文帳に追加

With an input of a net list 101, a path-specific delay factor setting step 104 sets a maximum value and minimum value of a delay factor depending on characteristics of each path, in clock paths of a data sending FF and data receiving FF. - 特許庁

クロック信号閉鎖状態を回避して網同期装置が伝送路障害発生によるクロックパスの切り替えを自動的に行うループ網従属同期システム及びその切り替え方法を提供する。例文帳に追加

To provide a loop network controlled synchronization system by which a network synchronizing device avoids a closed clock signal and automatically switches clock paths due to fault in a transmission path, and to provide its switching method. - 特許庁

クロックパスの運用系であるＮ系伝送路１２２のポイントＰで障害が発生した場合にこの直下流の第３の網同期装置１１３は自走して、クロックＣＬ３を生成する。例文帳に追加

On the occurrence of a fault at a point P of an N-system transmission line 122 being an active system of a clock path, a 3rd network synchronization device 113 that is placed in a direct downstream runs in itself to generate a clock CL3. - 特許庁

この判断をインクリメンタＩＮＣでパス番号を順次インクリメントさせて行い、一致すると判断されたパス番号の平均値をパス番号レジスタ群ＲＥP2に格納し、そのクロックパスを最適なものとして用いる。例文帳に追加

The judgment is repeated by an incrementor INC by successively increasing pass numbers, the mean value of pass numbers judged as coincident pass numbers is stored in a pass number register group REP2 and the clock pass is used as an optimum clock pass. - 特許庁

第１、第２のクロック制御部１０６、１０７は、スキャンテスト時に、制御信号入力端子１０５からの制御信号によってスキャンクロック入力端子１０４を選択し、クロックパス１０８、１０９へスキャンテスト時のクロックを供給する。例文帳に追加

During a scan test, first and second clock control sections 106, 107 select a scan clock input terminal 104 by a control signal from a control signal input terminal 105 to supply clock paths 108, 109 with a clock during the scan test. - 特許庁

そして、半導体集積回路の残りのデータパス回路（クロックパス回路も含む）について、遅延差係数を用いたAPSNを考慮した遅延計算が行われ、その時に、遅延差係数が複数のデータパス回路に共通に用いられる。例文帳に追加

Then, the delay computation in consideration of the ASPN using the delay difference coefficient is performed about the remaining data path circuits (also including a clock path circuit) of the semiconductor integrated circuit, and at that time, the delay difference coefficient is commonly used for the plurality of data path circuits. - 特許庁

クロックツリー生成装置２００は、取得部２０１により、クロックツリー３００のネットリスト、同期グループ情報、およびＦＦなどの回路素子の配置情報を取得し、同期グループＡまたはＢ内に、クロックパス途中に存在するピンがあるか否かを判定する。例文帳に追加

In a clock tree generation apparatus 200, an acquisition part 201 acquires a net list of a clock tree 300, synchronous group information, and placement information about circuit elements such as FFs to determine whether or not a synchronous group A or B includes a pin interposed in a clock path. - 特許庁

まず、ネットリスト１０１を入力とし、パス別遅延係数設定工程１０４によりデータ送り側ＦＦとデータ受け側ＦＦのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定し、タイミング解析工程１０６を行う。例文帳に追加

At first, a net list 101 is inputted, and the maximum and minimum values of delay coefficients corresponding to the characteristics of respective clock paths at a data transmission side FF and a data reception side FF are set by a path-categorized delay coefficient setting process 104, and a timing analysis process 106 is executed. - 特許庁

半導体集積回路において、配線のばらつき方は配線層ごと異なるため、クロックパスで使用する配線層が異なると、クロックスキューを生じるため、配線層の違いによるばらつきの差を考慮したタイミング検証手法が必要である。例文帳に追加

To provide a timing verification method required in consideration of the difference of variation due to the difference of wiring layers since clock skew is generated when the ways of variation of wiring is different for every wiring layer, and the wiring layers to be used by a clock path are different in a semiconductor integrated circuit. - 特許庁

テスト指示信号がテストモード端子ＴTへ入力されたときは、セレクタＳＥ2の出力をパス番号レジスタ群ＲＥP1のパス番号とし、そのクロックパスをセレクタＳＥ1に選択させてメモリクロックＭＣをＳＤＲＡＭ２へ供給する。例文帳に追加

When a test instruction signal is inputted to a test mode terminal TT, an output from a selector SE2 is set up as the pass number of a pass number register group REP1, its clock pass is selected by the selector SE1 and a memory clock MC is supplied to an SDRAM 2. - 特許庁