| 意味 | 例文 (117件) |
６４ビットのの部分一致の例文一覧と使い方
該当件数 : 117件
電子政府推奨暗号リストには、公開鍵暗号 9 方式（内訳：署名 4 方式、守秘 2 方式、鍵共有 3 方式）、共通鍵暗号 12 方式（内訳：64 ビットブロック暗号 4 方式、128 ビットブロック暗号 5 方式、ストリーム暗号 3 方式）、ハッシュ関数 5 方式、擬似乱数生成系（例示）3 方式の計 29 方式が掲載された。例文帳に追加
The list includes 9 public-key cryptographic schemes (signature: 4, confidentiality: 2, key agreement: 3), 12 symmetric-key cryptographic schemes (64-bit block cipher: 4, 128-bit block cipher: 5, stream cipher: 3), 5 schemes for hash functions, and 3 schemes for pseudo-random number generators --29 schemes in total. - 経済産業省
図２に示すスイッチ回路においては、基準電圧出力回路から供給される６４個の基準電圧Ｖｒｅｆのうち、６ビットの信号（ｂ０〜ｂ５）に応じて１つの電圧が選択され、アナログ信号として出力線ＤＡＯに出力される。例文帳に追加
In a switch circuit, one voltage out of 64 reference voltages Vref being supplied from a reference voltage output circuit is selected depending on a 6 bit signals (b0-b5) and delivered to an output line DAO as an analog signal. - 特許庁
ハッシュ関数の一つであるＭＤ５又はＳＨＡ１の演算アルゴリズムに基づいて構成された認証回路であり、受信データ又は送信データの認証範囲から切り出されたメッセージブロックと１２８ビットのハッシュ値とによる演算を６４ステップ繰り返す。例文帳に追加
In an authentication circuit constituted on the basis of an operation algorithm of MD5 or SHA1 which is one of the hash functions, the operation by a message block segmented from an authentication range of received data or transmitted data and by a 128-bit hash value is repeated for 64 steps. - 特許庁
フレームレート制御テーブル６４は、横データ比較部６２および縦データ比較部６３からの３個の画素の階調レベルと、それぞれの階調補正をすることを示すビットとに基づいて、各階調レベルに応じたフレームレート制御データを選択する。例文帳に追加
A frame rate control table 64 selects a frame rate control data in accordance with each grayscale level based on the grayscale levels of three pixels from the transverse data comparison unit 62 and the vertical data comparison unit 63 and based on the bits indicating grayscale correction of the respective grayscale levels. - 特許庁
メモリ５８に記憶されたＣＣＤ−ＲＡＷデータは、メモリ５８からランダムノイズ埋め込み回路６６に読み出され、ここで下位４ビットの無効データの領域にランダムノイズが埋め込まれたのちメモリカード６４に記録される。例文帳に追加
The CCD-RAW data stored in the memory 58 are read out of the memory 58 to a random noise embedding circuit 66 wherein random noise is embedded in an area of the invalid data of low-order 4 bits and afterwards the data are recorded on a memory card 64. - 特許庁
ビット信号が「０」のとき、光学的インバータ３８、６４を介して、最大強度から対応するスレショルド値を減算した強度のビームを加算器４４、７０に入力して、入力ビーム１２、４６に重畳し、次のステージに入力信号として供給する。例文帳に追加
When the bit signals are '0', the stages input beams having the intensity in which corresponding thresholds are subtracted from the maximum intensity to adders 44, 70 via optical inverters 38, 64 and supperpose them on input beams 12, 46 to supply the superposed beams to next stages as input signals. - 特許庁
異常停止ビットが１であれば（＃６２において１）、メモリに記憶されている画像形成領域情報及び先端位置情報に基いて、記録紙に形成されている画像の終端をカッタの動作位置まで移動させるのに必要な搬送距離を算出し（＃６３）、記録紙を搬送させる（＃６４）。例文帳に追加
If the abnormal stop bit is 1 (1 in #62), a transfer distance necessary for moving the terminal end of the image formed on the recording paper to the operating position of a cutter is computed on the basis of image forming area information and leading edge position information stored in the memory (#63) and the recording paper is transferred (#64). - 特許庁
アクセストランジスタ５２Ａ（５２Ｂ）は、ワード線６４（６６）が不活性化され、かつ、ノード６２（６０）がＨレベルであるリークモードのとき、電源ノード７２からＯＦＦ状態のｐチャネルＴＦＴ５６Ａ（５６Ｂ）を介してリークする電荷をビット線６８Ａ（６８Ｂ）へ放電する。例文帳に追加
At a leak mode in which the word line 64 (66) is inactivated and the node 62 (60) is at an H level, the access transistor 52A (52B) discharges the leaked electric charges from a power supply node 72 to a bit line 68A (68B) via the p channel TFT 56A (56B) of an OFF state. - 特許庁
受信装置２０６，２０７は、送信装置２０２，２０３からパケット通信網２０１を介して受信した６４ＫＢのパケット毎にエラーチェックを行い、パケット毎のビットエラーまたはパケット損の有無を、ＡＣＫパケットにより送信装置２０２，２０３に対して返信する。例文帳に追加
Receivers 206, 207 check for error in each of 64 KB packet received from transmitters 202, 203 via a packet communications network 201, and return existence or nonexistence of bit error or packet loss in each packet to the transmitters 202, 203 with an ACK packet. - 特許庁
さらに、機能ブロック（１ビットＤＣＣ回路領域６３）に基準電流を供給する基準電流配線６５と、諧調デジタルデータ配線６８および記憶タイミング信号配線６４とが、上下にクロスする箇所では、それらの間に、接地電位の配線６６Ａが挿入されている。例文帳に追加
Wiring 66A having the grounding potential is inserted between reference current wiring 65 for supplying a reference current to functional blocks (one-bit DCC circuit areas 63) and gradation digital data wiring 68 and storage timing signal wiring 64, in positions where they vertically cross. - 特許庁
多数決判定回路６４は、誤り判定回路６３１〜６３５が誤りが含まれていないと判定した各記憶回路６２１〜６２５からのデジタルデータのみを１ビットずつ多数決によって判定して、正しいデジタルデータを出力する。例文帳に追加
A decision by majority determination circuit 64 determines only digital data from respective memory circuits 621 to 625 in which the error determination circuits 631 to 635 determine that an error is not included by decision by majority for bit by bit, and outputs correct digital data. - 特許庁
第２選択トランジスタ２３は、第１選択トランジスタの他端とビット線１５との間に接続され、積層された第１導電膜６２と電極間絶縁膜６３と第２導電膜６４と、ソース／ドレイン拡散層６５と、を有する。例文帳に追加
A second select transistor 23 is connected between the other end of the first select transistor and a bit line 15, and comprises a stack of a first conductive film 62, inter-electrode insulating film 63, second conductive film 64, and source/drain diffusion layers 65. - 特許庁
ヘッドおよびシャフトを有する骨締結用具と共に使用されるドリルビット６０であって、シャフト６４は、第１の直径を有する滑らかな部分と、第１の直径と実質的に同一である外径と内径とを規定するネジ付き部分とを有している。例文帳に追加
A drill bit 60 used along with the bone fastener has a head and a shaft, and the shaft 64 has a smooth portion having a first diameter and a threaded portion having a substantially the same dimension as that of the first diameter and prescribing the external diameter and the internal diameter. - 特許庁
ビット線対ＢＬＴ，ＢＬＢをイコライズするイコライズ回路を含むセンスアンプＳＡと、イコライズ信号ＥＱＢの振幅をＶＤＤレベルに変換するイコライズ制御回路６４と、タイミング信号に基づいてサブワード線ＳＷＬを制御するワードドライバＷＤとを備える。例文帳に追加
The semiconductor device includes a sense amplifier SA including an equalizing circuit for equalizing a pair of bit lines BLT and BLB, an equalizing control circuit 64 for converting an amplitude of an equalizing signal EQB into a VDD level, and a word driver WD for controlling a sub-word line SWL according to a timing signal. - 特許庁
フレーム制御回路１２から６ビットのＯＤ［５：０］とキャリー信号ＣＡを出力し、ＤＡＣ１３内にキャリー信号ＣＡに対応するアナログスイッチ２３を一つ追加し、６５種類のアナログ基準電圧のいずれかをフレームに応じて出力するようにしたため、２^6＝６４階調の４倍の階調数を得ることができる。例文帳に追加
An OD[5:0] of 6 bits and a carry signal CA is output form a frame control circuit 12, and one analog switch 23 corresponding to the carry signal CA is added in a DAC 13, and one of analog reference voltages of 65 kinds is output according to the frame, and thereby, the number of grayscale of four times of 2^6=64 is attained. - 特許庁
発進立坑より掘削しつつ所要長の推進管５２を順次接続して地中に埋設するさいに、所要の推進管５２接続部にはテ−ルボイド６４をその頂部から両側にかけて切削せしめるべくビット５付き無端駆動チエン４が取付け管１を介して偏心状に正逆回転自在に環状配設されている。例文帳に追加
An endless driving chain 4 with bits 5 for cutting a tail void 64 from the top to both sides is eccentrically and annularly placed to a joint of required drive pipes 52 in a forward and reverse rotatable manner when the propulsion pipes 52 with a required length are successively connected to be embedded in the ground while being excavated from a starting shaft. - 特許庁
無線受信装置１は、過去に判定した位相オフセットに基づいて決定した複数のウエイトベクトル候補値を受信信号と比較することにより、ＦＢＩビットに従って無線送信装置５が第２アンテナ６４から送信する信号に付加した位相オフセットを判定するアンテナ・ベリフィケーション部１９を備える。例文帳に追加
The wireless receiving apparatus 1 includes an antenna verification section 19 that decides a phase offset added to a signal which a wireless transmission apparatus 5 transmits via a second antenna 64 according to FBI bits by comparing a received signal with a plurality of weight vector objects determined on the basis of a phase offset decided in the past. - 特許庁
| 意味 | 例文 (117件) |
ログイン |
Weblio会員(無料)になると
|
検索履歴を保存できる！|
ログイン |
Weblio会員(無料)になると
|
